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以下是关于标签 pipeline 的列表
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  • pipiline加法器 2008-4-15 18:07:11

    Pipeline:如果直接 {cout,sum}=ina+inb+cin; 构成一个并行的加法器,会消耗较多资源。而pipeline只是加了一些中间寄存器,把复杂的8位运算分成4个2位运算,求第一个结果需要延时4个周期,…

    博客:cqcrr | 类别:CPLD/FPGA | 评论:0

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  • AES单周期PipeLine Verilog源代码 2007-11-22 19:04:06

    千辛万苦终于设计出来。数据的吞吐率128*Fmax(160M)=20Gbps源代码已经经过加密,我可以告诉你明文,密文是用AES算法经过65536次迭代的输出明文是0001,0002,0003,0004,0005,0006,…

    博客:wwh_nuaa | 类别:CPLD/FPGA | 评论:13

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