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FPGA 逻辑设计 Verilog
Hehe, 今天用了个手写板, 感觉还不错，虽然速度慢，但是可以练习写字，老用键盘都不会写字了。
仿真是FPGA设计中必不可少的一步。没有仿真，就没有一切。
仿真是一个单调而繁琐的工作，很容易让人产生放弃或者偷工减料的念头。这时一定要挺住！
仿真分为单元仿真、集成仿真、系统仿真。
单元仿真：针对每一个最小基本模块的仿真。单元仿真要求代码行覆盖率、条件分支覆盖率、表达式覆盖率必须达到100％！这三种覆盖率都可以通过MODELSIM来查看，不过需要在编译该模块时要在Compile option中设置好。
集成仿真：将多个大模块合在一起进行仿真。覆盖率要求尽量高。
系统仿真：将整个硬件系统合在一起进行仿真。此时整个仿真平台包含了逻辑周边芯片接口的仿真模型，以及BFM、Testbench等。系统仿真需要根据被仿真逻辑的功能、性能需求仔细设计仿真测试例和仿真测试平台。系统仿真是逻辑设计的一个大分支，是一门需要专门学习的学科。
困了，今天就不多写了。希望大家多提问题，这样针对性更强些。
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