使用TimeQuest给SOPC工程添加约束

使用TimeQuest给SOPC工程添加约束

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FPGA设计复杂度的提高和I/O端口数量的增长驱使Altera开发了新的时序分析工具TimeQuest。TimeQuest时序分析工具简化了时序分析和添加时序约束的过程，使得Quartus用于时序分析的时间更短，FPGA设计实现的性能更高。Timequest提供了一套完整的图形用户界面并支持Synopsys 时序约束（SDC）脚本。TimeQuest是Stratix III和Cyclone III设计的默认时序分析工具。对以后新推出的器件也是默认的时序分析工具。对于那些没有使用高性能外部存贮器接口和LVDS支持的Cyclone III的设计，以及前几代器件的设计，Quartus II软件仍然保留了经典时序分析工具TAN。...

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SOPC中的地址对齐

SOPC中的地址对齐

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首先要明确的一点是地址对齐的方式是对Avalon slave 来说的，Avalon master无所谓地址对齐的方式，也没有这个选项。不管Avalon master的端口宽度是多少，其地址线的最低位都代表字节地址，即Avalon master的地址只有一种就是字节地址。另外，Avalon 三态桥出来的地址也是字节地址，所以连接Avalon三态桥的16位宽度的器件，最低地址位必须和三态桥的A1相连，而不是A0。同理，连接Avalon三态桥的32位宽度的器件，其最低地址位必须和三态桥的A2相连。...

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SOPC系统中SDRAM控制器的时序分析

Nios II系统中使用SDRAM

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SDRAM和Nios II连接的典型电路框图如下图所示。SDRAM和System使用同一个PLL输出时钟，可以保证System Clock和SDRAM Clock的相对抖动比较小。外部晶振的时钟送入PLL，然后由PLL产生两个同频的时钟一个供给Nios II系统使用，另一个供给SDRAM使用。（把PLL设置成Zero Buffer Mode可以比较方便地控制SDRAM Clock和输入时钟Extern Clock的相位关系。）Nios II系统中的SDRAM控制器和SDRAM通过双向数据线以及其它的单向控制线和SDRAM相连。...

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Nios II的Boot过程分析

Nios II的Boot过程分析

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Nios II 的boot过程要经历两个过程。

1.         FPGA器件本身的配置过程。FPGA器件在外部配置控制器或自身携带的配置控制器的控制下配置FPGA的内部逻辑。如果内部逻辑中使用了Nios II，则配置完成的FPGA中包含有Nios II软核CPU。

2.         Nios II本身的引导过程。一旦FPGA配置成功后，Nios II 就被逻辑中的复位电路复位，从reset地址开始执行代码。Nios II 的reset地址可以在SOPC builder的“Nios II More‘CPU’setting”页表中设置。...

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