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下降沿检测电路 华为海思2008校园招聘的一道题目
如下图所示，看一下就应该明白了的，呵呵，是最近海思的一道校园招聘试题。
利用上升沿触发DFF设计一个下降沿检测电路，要求当输入信号出现下降沿后，输出一个固定长度的低电平脉冲，上图中Q2（即RST#）即可，不过这个电路输出有一定的延时，而且延时不稳定，最短接近于0，最长可能是CLK的一个时钟周期。
其实如果是ASIC设计的话，DFF2完全可以用非门链来代替，这样也可以达到要求的效果，将D1输出就是要求的输出信号了，而且这样也不会有延时。
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CPLD/FPGA | 用户分类:
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