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边沿检测：为了确保clk发生的了一次由0到1的上升跳变，采用如下语句：
clk'event and (clk=' 1 ' ) and ( clk'last_vaule=' 0 ' )
其他表达方式：clk='1' and clk'last_vaule='0'
rising_edge(clk)--必须打开std_logic_1164程序包
wait until clk='1'
两种不同的触发方式的表达：1.边沿触发；2.电平触发。
边沿触发：.
...
process (clk)
begin
if clk='1'
then q<= d; --利用进程启动特性对clk的边沿检测
end if;
end process;
电平触发：
...
process(clk,d)
begin
if clk='1' --电平触发型寄存器
then q<=d;
end if;
end process;
造成两个程序所生成的触发类型不同的原因是，第一个程序中完全靠检测clk的上升沿(因为当敏感信号变化的时候process才被启动，所以也就是当clk从0到1或者1到0的时候才启动process，当从1到0的时候不满足if clk='1'跳出process，所以只有在clk从0到1的时候，也就是上升沿的时候才能执行q<=d)将当前的d送入q中，直到下一次clk上升沿的到来，送入新的当前的d值，也就产生了边沿触发；而第二个程序中，有clk和d俩个敏感信号，也就是说当clk变化的时候，即clk上升沿的情况下将当前的d送入q;而当d变化的时候，启动process,此时clk=‘1’作为一个条件，满足这个条件则把d送入q,否则跳出process保持原值，综合起来看clk='1'是作为一个条件，当clk='1'时,也就是当clk为高电平的时候将d送入q，就产生了电平触发.
系统分类:
CPLD/FPGA | 用户分类:
SR计划-将H进行到DL！ | 来源:
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