随着集成电路复杂性与集成度的不断发展, 开发流程也面临着更多的挑战。然而市场收益率则要求尽可能加快产品设计和生产的速度。DFT(可测试性设计)工具的应用,使得设计更易于测试和生成生产测试模式。通常大多数DFT都是在设计周期的后期才开始修改设计,而生成测试模式也往往在设计完成的关键路径之中。近几年,DFT和模式生成已发生转变,即在设计开发流程中的更早阶段就可进行。

通过将设计中的序列元素配置到多个移位寄存器来测试逻辑,这类技术被称为扫描链,可用于后续测试机台的加载和卸载。扫描链使得ATPG(自动测试模式生成器)能自动并且高效地测试任何类型的设计。但是,随着设计规模越来越大,测试时间和数据也在不断增加。因此,大约15年前扫描链接口中新增了嵌入式压缩逻辑,从而节省了百倍以上的测试时间和数据。图1显示了扫描压缩的常规设置。

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图1:嵌入式测试压缩现已成为测试IC的标准方法。

传统做法是,在完成门级设计之后才添加压缩逻辑,这样设计人员才能准确了解存在的扫描链数量。如图2所示,DFT的第一个“左移”操作是为了在RTL(寄存器传输级)设计或者更早阶段创建嵌入式压缩逻辑。

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图2:压缩插入可以移至RTL之前,使其独立于合成。

对于嵌入式压缩近期的功能,您可以估计用于嵌入式压缩的内部扫描链的最大范围,然后把规格指定稍微做严格一些。这样,在设计流程的早期,甚至在设计RTL准备好之前就可完成用于嵌入式压缩的RTL。如果部分扫描链或扫描通道未使用,压缩和模式生成工具仍可高效工作。这样即使后续由于工程变更而在设计流程后期新增扫描链,抑或是由于加入测试点(如EDT测试点)而增加扫描链,都能灵活处理。测试压缩逻辑也具有足够的灵活性,可以使用不同数量的输入通道,由于封装或测试仪的限制都可能会引起改变。

另一个重要的行业问题在于如何处理不断扩大的设计规模。在RTL阶段插入嵌入式压缩,能更早完成DFT工作,但是模式生成仍然需要门级设计。随着设计规模的不断扩大,要求一周内完成4千万门设计的模式生成都很常见,现在还出现了超过5亿门的设计。

此行业对上述超大型设计的最大贡献在于另一个“左移”操作。如图3所示,模式生成会被提前到单个模块就绪之时,这样就摆脱了在模式生成之前必须等待实施完整的顶层IC设计(这会将其置于关键路径中)的限制。由此,模式生成就处于设计的更小部分中,进而可以提高速度并且仅需要小型的工作站即可完成。但对许多设计而言,在设计流程的更早阶段中完成模式生成更为重要。在模块级别完成DFT和模式生成被称为层次化DFT。这是一种即插即用的方法,可将模式生成移出关键路径。

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图3:将模式生成移至模块级别,以用于大型设计。

通过将DFT插入和模式生成移至流程的较早期阶段,可以将DFT移出关键开发路径。因此,能在更为切实可行的时间内解决DFT和测试覆盖率的问题。此外,当压缩逻辑(以及BIST)在RTL中插入,它就可独立于合成工具,进而提供更大的灵活性。

(作者:Ron Press,Mentor Graphics公司)

《电子技术设计》2016年10月刊版权所有,谢绝转载。

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