在旧金山举行的2016年国际电子器件会议上,比利时研究组织IMEC首次报导了垂直堆叠的围栅(GAA)硅纳米线MOSFET的CMOS集成。

IMEC把这项工作描述为“推进GAA纳米线MOSFET开发取得的突破性成果,将有望在未来技术节点中接替FinFET”。这个集成方案中的关键是起到双重工作功能的金属栅极,它可以为n型和p型器件提供匹配的阈值电压。另外,IMEC还研究了这种新架构对固有静电放电性能的影响,并推荐了一种静电放电保护二极管。

IMEC的报告继续说道:“GAA纳米晶体管将有望在7nm及更先进技术节点中成为接替FinFET的候选产品。它们可以提供最优的静电控制性能,因此支持最终的CMOS器件缩减。在水平配置中,它们是目前主流FinFET技术的自然延伸。在这种配置中,垂直堆叠的多个水平纳米线可以最大限度地提高每个封装的驱动电流。今年早些时候,IMEC的科学家展示了基于垂直堆叠的8nm直径硅纳米线的GAAFET。这些器件具有卓越的静电控制能力,不过是针对n-FET和p-FET分开制造的。”

IMEC现在报道的是垂直堆叠的GAA硅纳米线MOSFET的CMOS集成,针对n型和p型器件都有匹配的阈值电压。这种集成方案中的关键是双重工作功能的金属栅极实现,可以为n-FET和p-FET器件单独设置阈值电压。在这个工艺步骤中,p型工作功能金属(PWFM)被沉积在所有器件的栅极沟道中,随后有选择地将PWFM蚀刻到n-FET的HfO2中,最后沉积n型工作功能金属。对nMOS和pMOS器件的匹配阈值电压(VT,SAT=0.35V)的观察有效地验证了双重工作功能金属的集成方案。

20170120B02 图:(a)在PWFM从n-FET蚀刻后的扫描电镜(SEM)图像顶视图,(b)~(d)在工序最后阶段的p-FET和n-FET的透射电镜(TEM)图像横截面图 (LG=30nm) 。

IMEC还研究了这种新的器件架构对固有静电放电性能的影响。他们推荐了两种不同的静电放电保护二极管:一种是栅极结构定义的二极管(栅控二极管),一种是浅沟道隔离定义的二极管(STI二极管)。STI二极管是一种比较好的静电放电(ESD)保护器件,具有卓越的故障电流(It2)与寄生电容(C)比值。测量结果和TCAD仿真也显示,与大批量FinFET二极管相比,基于GAA纳米线的二极管中的ESD性能可以得到维持。

“ GAA 纳米线晶体管支持最终CMOS器件缩减,与其它缩减方案相比增加的复杂度很低。”IMEC逻辑器件与集成总监Dan Mocuta表示,“针对硅GAA CMOS技术推荐的这种集成方案以及静电放电保护方面的结果,是朝着实现7nm及后续技术节点发展取得的重要成就。未来的工作将专注于进一步优化个别工艺步骤,比如结点和纳米线形成的协同优化。”

IMEC对先进逻辑缩减的研究是与IMEC核心CMOS计划中的重要合作伙伴一起合作开展的。这些合作伙伴包括GlobalFoundries、华为、美光、高通、三星、SK Hynix、索尼和台积电等。

《电子技术设计》2017年1月刊版权所有,谢绝转载。

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