在迈向5nm、3nm或甚至2nm半导体制程技术之路,业界工程师可能有多种选择,但有些人并不确定他们是否仍能从中找到任何商业利益,甚至是5nm制程。

为了打造尺寸日益缩小的芯片,所需的复杂度与成本越来越高,但却导致收益递减。日前于新思科技(Synopsys)用户大会(SNUG)的一场座谈会上,高通公司(Qualcomm)的一位工程师指出,行动处理器的数据速率将在3GHz达到峰值,而功耗和面积增益则从7nm开始缩减。

高通设计技术团队资深工程总监Paul Penzes指出,由于金属导线中存在电阻性,使得10nm时速度提升的16%到了7nm时耗尽。此外,从10nm进展到7nm,功耗节省的幅度将从30%缩减到10-25%,面积微缩的幅度也会从37%减少到20-30%。

数十年来,电子产业一直循「摩尔定律」(Moore’s law)所设定的开发蓝图——芯片上可容纳的晶体管数量大约每隔两年增加1倍。其结果是从个人计算机(PC)到智能型手机等产品的尺寸越来越小、速度越来越快,价格也越来越便宜。

Penzes说:「目前的芯片面积仍然以很高的两位数持续微缩,但在光罩背后所隐藏的成本增加,意味着实际的成本优势以及其他进展正开始放缓......目前尚不清楚到了5nm时还能保有什么。」这表示5nm节点很可能只是7nm的延伸。

来自Synopsys和三星(Samsung)的技术专家表示,当今的FinFET晶体管版本应该还能用于5nm节点。而当进展到低于3.5nm的宽度时,FinFET将会达到极限。

新思科技研究人员兼晶体管专家Victor Moroz说,设计人员可能必须过渡到采用大约三层的横向奈米线堆栈,或称为「奈米硅板」(nano-slabs)。三星则宣布计划使用闸极全环(GAA)晶体管以实现4nm制程,目标是在2020年投入生产。

新思科技的Munoz表示,到了未来的技术节点,间距微缩将减缓至每世代约0.8倍左右。这将迫使设计人员将7nm时双鳍、6轨的228nm单元高度结构,在3nm和2nm时缩减到单鳍、5轨的130-100nm结构。

他总结说,使用这种技术,「硅晶似乎就能让我们安全地微缩至2nm,而在那之后,我们可能就会开始使用石墨烯。」

然而,在最后的问答环节中,一位与会者对于这种单鳍5轨单元的结构表示震惊。

001ednc20180327 新思科技描绘迈向2nm的通用开发蓝图(来源:Synopsys)

新思科技部门研发总监Henry Sheng表示,更精细制程的复杂度迫使芯片设计师面对日益严苛的设计规则。例如,FinFET对于工程师必须追踪的波形传播、电迁移和组件变异带来了新的效应。但他也乐观地认为,「这些效应最终都将得到解决」。

在这场座谈会上的专家们认为,成功最终将取决于代工厂、EDA和设计工程师之间越来越密切的合作。在迈向目标进行时,高通公司认为,为了获得最佳产能,必须在生产开始之前对其先进设计进行调整,以及更清楚地定义制程节点。

「由于行动处理器的竞争非常激烈,代工厂导入的节点越来越不成熟,」Penzes说:「如果超出了利润,那么平均单位成本就会上涨,而变得缺乏竞争力。」

「现在,在了解单元的电气特性之前,必须先掌握其环境,」他补充说。「即使是10%的变异也可能让一个新节点的所有优势尽失,因此,以前存在的所有噪声都必须克服。」

Penzes指出最近的一些开发工作为此带来了希望。晶圆代工厂正在寻找以不同速率微缩各种单元的方法,而EDA供货商也承诺改善布线,其方式可能是采用极紫外光微影(EUV)技术。

Moroz表示,工程师们也开始探索其他许多技术,以降低金属导线上的电阻率,从而为加速取得优势开启大门。其方式包括新的结构,例如跨越多个金属层的梯度和超导孔(super-vias),以及使用钴(Co)和钌(Ru)等新材料。

002ednc20180327 为了说明未来即将面对的挑战,Moroz详细阐述开发蓝图。 (来源:Synopsys)

成功的恒久不变因素仍然是工程师有信心找到解决棘手问题的方法。

例如,三星承诺为搭配EUV的7nm制程制订规范,并计划在今年制造晶圆,不过它仍然在等待步进器。Samsung Foundry设计支持副总裁Jongwook Kye在座谈会上表示,「只要ASML能够提供这些工具,我们就会开始投入大量制造。」。

同时,三星也正在试图为2020年的4nm生产定义新的晶体管。Kyle说:「这是我们在未来几年内必须克服的挑战;只要能与工具供货商和其他公司密切合作,我相信我们最终能实现目标。」

(原文发表于Aspencore旗下EDN姐妹媒体EETimes,原文:Path to 2 nm May Not Be Worth It,Susan Hong编译)

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