标签：
Verilog AES PipeLine
千辛万苦终于设计出来。数据的吞吐率128*Fmax（160M）=20Gbps
源代码已经经过加密，我可以告诉你明文，密文是用AES算法经过65536次迭代的输出
明文是0001,0002,0003,0004,0005,0006,0007,0008 本地密钥0009,000a,000b,000c,000d,000e,000f,0000
目的：让真正懂得AES算法的人看到源代码。投机取巧的人就算了吧。
AES Verilog 1 Cycle Pipeline
系统分类:
CPLD/FPGA | 用户分类:
通信 | 来源:
原创 | 【推荐给朋友】 | 【添加到收藏夹】