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193nm波长的光刻机,是怎么刻出来28nm线宽的芯片?

时间:2018-04-25 作者:胡安整理 阅读:
想当年整个芯片工业,各家包括intel ,GF, 台积电,三星都在22nm,28nm这个节点卡了很久,想必是遇到193nm ArF的极限了。

然而193nm能做出50nm以下,1/4波长的尺度,已经非常神奇了不是吗?

在知乎上有一个问题,“芯片产业中的光刻机是怎么雕刻出远远小于自己波长的线宽的?”这个问题很有意思。

半导体工艺1年一变,学生在学校看到的教材,实在跟不上。EDN编辑看到了网友Ida Lin的回复,觉得通俗易懂,特地授权转载过来分享给大家。

当然更专业的解释也可以去查Wiki_SADP)

想当年整个芯片工业,各家包括intel ,GF, 台积电,三星都在三星都在22nm,28nm这个节点卡了很久,想必是遇到193nm ArF的极限了。

然而193nm能做出50nm以下,1/4波长的尺度,已经非常神奇了不是吗?

不过这背后也存在命名问题。xx nm节点不意味着真正的结构就那么小。首先这个数字原来是指结构的half pitch,即一半的周期。而到了后来水份更多,一般是指最小feature-size。比如一排100nm周期的突起或者凹陷,突起的宽度20nm, 空隙80nm,那么不严格的说这也是一个20nm的工艺。

此外, 32nm 22nm 14nm只是一个技术节点的标志, 可能对应的最小结构是 60nm, 40nm, 25nm等等,总之要比标称大不少。这个节点各家公司还不一样,比如大家常说Intel的14nm比Samsung和台积电的10nm密度都大等等(不置可否)。

但是如何做出远小于一半周期的minimum-feature呢?

单从光场分布来说,一个峰或谷的宽度很可能还是突破不了衍射极限。但是可以利用光刻胶的性质!

光刻胶曝光后的溶解性依赖于曝光量,这大家都知道,但是这个依赖很不线性。通过控制这种不线性,使得在某个阈值曝光量附近,小一点的完全不会溶解,大一点的极易被溶解,那通过准确把握曝光量,就可以轻松控制最小结构的线宽。

试想一个均匀分布类似正弦波的光场,把曝光将控制到只有波峰附近那些位置能完全溶解,之外的部分溶解性不变,那么最后做出来的结构就是一个周期和正弦波一样,但是最小宽度小的多的结构。

见下图。黄色曲线代表的结构的凹陷要小于光场分布一个峰的宽度。

20180424litho1

当然这种方法也不是能做出无限小的Feature。毕竟光刻胶的溶解特性哪儿有想要什么就有什么的,每一种配方的研制都非常复杂,还要和现有的流程工艺匹配。而且光刻胶涂层毕竟是有厚度的,表面的曝光分布和整体也不尽相同。同时它的机械性质也无法维持很窄的细节的完整性。

还有另外一些方法能将光刻胶层被激活的区域集中在比曝光光场小很多的尺度内,包括各种玄乎的化学处理,热处理等。

既然有了上述方法,能让Minimum Feature Size至少小于半周期,那么接下来实现密度的增长就有了可能——通过多次曝光。

同样的结构,平移一下再做一遍就多了一倍的密度。

但是实施起来并没有那么简单。

关键就是在后续曝光中要做到一个对先前结构保护冻结的步骤。最朴素的多重曝光技术就是,做一次,再做一次,可以称作LELE(Litho-Etch-Litho_Etch)。如下图

Litho-Etch-Litho_Etch

最上面是已经经过一次Patterning的保护层(藕荷色,如SiN)再加上一层光刻胶(紫色)。光刻胶在新的Mask下被刻出另一组凹槽(中间)。最后光刻胶层被去掉,留下可以进一步蚀刻的结构(下图)。

另外一个变种是Litho-Freeze-Litho-Etch (LFLE).

20180424Litho-Freeze-Litho-Etch

第二层光刻胶直接加在第一层没被去除但被化学冻结的光刻胶上,再来一次光刻,形成两倍的结构。比LELE可以节省些步骤。

这一类多重曝光的特点就是流程简单粗暴,很早就有人尝试应用。但一个最大的问题就是,后一次光刻和前一次的对准问题

这几乎是一个可以让这类方法彻底无效的巨大难关。

想要做出20nm左右的结构,那对准误差要控制在4-5nm以下,然而可以用于实施观察的SEM分辨率最好也就10nm!

总之这个问题确实阻碍了这种方法的应用——除了早期45nm、32nm节点的DRAM工艺(结构简单,重复性高),而且超光双重曝光的情况几乎没有,CPU GPU芯片应该采用的并不多。接下来是另一类聪明一点的多重曝光,可以统称为SADP (Self-Aligning Double Patterning).

比如Side Wall Transfer就是核心的实现方式。主要是利用第一层结构的Sidewall来形成两倍的Feature, 从流程上来说省了不少事儿,而且不用考虑对准的问题。

但是这个方法对技术要求也很高,我再放一张图:

20180424Sidewall

注意看第二步的棕色材料的沉积——这一步是一个Conformal Deposition-所有表面不论取向都有类似的沉积率。而接下来第三步的蚀刻应该是一个Non-conformal Etching ——蚀刻几乎只在垂直方向上进行,才能呈现出想要的效果。这两个步骤对材料和工艺都有一定限制。

Sidewall Transfer有一个难点就是,最开始的结构的Sidewall必须够直够平整,不然之后补充材料的支持会有问题,形状也可能出现很大偏离,导致对其下的材料层的蚀刻出现偏差。而且自由度明显前一类方法高。生成的结构的宽窄,对称性等都受到了限制。

不过这并其实并不是什么大问题,都是可以前期设计时考虑好的。主要是没有了对准这大难题,应用范围就广了不少。

基于这种方法,重复一次就可以实现SAQP, 做20nm左右的feature不是什么问题。

还有一种比较奇葩的方法,Direct Self-Assembly——即利用保护层材料本身的Phase Seperation 实现一层材料就可以用来做两次互不影响的蚀刻。

具体地说是利用某种Copolymer,比如PMMA-PS,在满足一定分子比和物理条件的形况下,PMMA跑到一边,PS跑到另一边,形成很有序的交错结构,再进行针对不同组分的蚀刻就可以Double Pattern了。

不过这个方法想来限制也很多,比如交错结构的分布,占空比,也不是你想让人家怎么分布就能怎么分布。而且平整度肯定比不上那些Hard Mask Material。这个方法当前应该还是主要用于学术界玩儿各种小规模简单结构的试验,似乎没有应用到工业领域。

以上所述的各种方法,结合实际来看,由于真实的集成电路结构超级复杂,各种不同材料,不同区域,不同的互联和切断的要求,而且实际的布局是需要二维甚至三维考量的,所有这些复杂因素就构成了更多更多的难题,和捷径,由此衍生了基于不同材料(电介质层,金属)和不同功能区域的奇技淫巧。但是这块太复杂了,我也不甚了解。

说了这么多怎么通过光刻之后的手段来增加密度减少线宽的,但还需要一个最核心的技术——如何把老老实实的单次曝光的Feature/周期做的最小最漂亮呢

基于CD=k*lamda/NA, k通常为一个0.25-1之间的常数,那么首先想能提高的就是NA=nsin(像方半孔径角)。正弦最高做到1,而在物镜和晶圆之间加一层高折射率液体,比如水,NA就到了1.33。(应该也可以用更高折射率的油到1.4多?)。

Immersion Lithography,不多说了,EUV之前妥妥的必备技术(然而到了EUV肯定用不了了)。然后就是Off-Axis Illumination。让光学系统的主光轴和照明方向不一样,光源斜着打。

这个原理也比较直观,就是尽可能的舍弃一些MASK的空间低频成分,让含有更精细结构的高频成分进入物镜从而成像。从原理上来讲,MASK上凡是小于光照波长的高频成分,都成为了高频信息,所对应的光是只在横向传递,而轴向极具衰减的隐失波,很大可能没有办法被物镜收集。斜照明的情况下,高频空间成分正负至少有一支有更小的衍射角从而进入物镜,甚至从隐失波变成可以被收集的成分(当然 另外一支就被推的更远了,不过无所谓)。最后的效果就是Wafer上的像含有更多的高频成分,自然也就更接近Mask的形态。

20180424Off-Axis Illumination

Mask上面也可以做文章。首先就是采用Phase-Shift Mask。相邻的很近的通广孔,引入不同的相移,那么相干成像的情况下,虽然两者各自的电场强度分布有很大重叠,但是电场叠加以后由于有(最好是pi)的相差,变成了一加一减,中心强度为零,正好分开成了两个独立的峰。

最后的关键技术是Optical Proximity Correction。

以上所说的种种技巧,都无法保证最终的结构具有完美的、横平竖直、想圆就圆想方就方的形状,对于2D结构更是如此。虽然说一个MOS管不需要有完美的形状来保证工作,但是一大片密集的工作单元,互相的分离连接,是一定要保证的。可以肯定的说,如果你把MASK天真的做成和最后想要的结构长一个样子的话,那100%在65nm一下尺度你最后得到的就是一叠垃圾。

OPC的神奇如图:

20180424OPC

这个过程是怎么实现的?

我也不知道,但想必需要非常复杂的波动光学模拟方法以及无数次的实验反馈及后续优化。从某些角度讲,OPC这一领域好像是当前FAB前沿最吃香的工作(纯属道听途说,准确性不保证)。

最后说一下,我并不是从业者,纯属为了做课程Presentation,并且对这方面感兴趣就收集了一系列材料。我一直以来的困惑就是发现这些材料都非常零散非常琐碎,很少能看见大型的综述文章或者杂志专题,不知道是由于商业机密还是什么,但能感觉到根本不入学术界的法眼。毕竟所有人都在玩儿Graphene, CNT, TMD,Single-Molecule Transistor是不是?硅?这玩意儿应该过时30年了。

我个人也有很多问题这些年来都没能解决。比如Multi Patterning到底从哪个节点开始被广泛采用?65?45?EUV谈了这么多年,现在成型了吗,14nm 10nm这两代到底主流是什么技术?毕竟这么巨大的投资和技术转换,没什么可能D/E混用吧?其实想来也挺神奇的,这5年来由于技术瓶颈,半导体工艺界不知道发生了几轮巨大的技术革新和变动,可是外界根本看不出什么大动静,基本上每年都能简单的小一号儿。这种产出的稳定性真是有点细思极恐。

关于Sidewall部分,知乎网友Albert Hu做出来自己的解答:

193nm波长的光为什么能用在130nm,90nm,65nm甚至45nm的制程上?因为130nm以下栅极的多晶硅条一般使用侧墙转移(Sidewall Transfer),并不是直接使用光刻.简单来说,侧墙转移是先用光刻等方式形成图案。这个图案的并不需要很精细,但是经过一些处理,边缘做成阶梯状且比较陡直。然后沉积一层所需材料,这样图案边缘也会有一层可控制厚度的材料形成同样的阶梯。蚀刻掉上下平面的多余材料,阶梯处保留下来就出现非常细的一条。这一条材料的宽度要看材料的选用和沉积的方式和持续时间,所以光刻波长并不起作用。它的精度要看材料(以及刻蚀材料)的“物质波长”了。

20180424SidewallTransfer

真正用光刻的是在互连层,而65nm工艺下最低一级互连层的最小间距目前也在120nm以上,还没有达到193nm光刻的瑞利极限.使用这样的方案,193nm的波长就可以用到90nm,65nm甚至45nm的制程上。比较特别的是,线宽因为与光刻波长失去了联系,半代,甚至更奇特的线宽都可以在同样的设备上完成-----80nm的生产设备可能和90nm的一样,55nm和65nm一样。半代之间甚至两代之间的差距变得很小。线宽几乎变成了工艺中最不重要的参数了。

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