芯片模型内部的封装寄生参数其实可以理解为传输线的表征，仿真软件读取IBIS模型时也是识别为传输线的，而传输线本身的带宽足够高。但是，一旦把寄生参数移到芯片外部，就要关注传输线集总电路模型的节数与带宽的关系了···

本期文章我们专门来讨论一下泪滴到底有没有影响···

公众号|高速先生作者|黄刚一个关于传输线损耗很简单的理论就是，使用的板材的损耗因子（俗称DF）越小，传输线的损耗也就越小。我们通常也就是按照DF来对板材进行分类，例如DF大于0.02的板材，我们一般叫

不少刚接触高速信号设计的朋友会有这样的困惑：都说走线的参考平面很重要，为啥有些信号还要把途经SMD元器件管脚下方的参考平面挖掉？挖掉就挖掉，不同单板反焊盘掏空的参考平面数量还不一样，就不能痛快点给个标准吗？

工厂为了满足生产，防止溢胶过多，要在两处17.5mil的层间上各放一张光板，于是8层板就变成了12层，成本就上升了···

5mil到15mil的引线残留到底对信号的SI性能有没有影响？

作者：袁波  上篇文章说道，时序就是为了维持数据信号与其参考时钟信号之间的相对位置，保证在时钟上升沿或者下降沿附近的数据能够维持稳定，这样数据就能被有效的读取。怎么让这些时序关系在系统运行中有效的实现

作者：袁波  高速先生前几期的自媒体文章里多次提到了时序，并且也写了很多时序方面的文章，这些文章都从不同的角度对时序的概念进行了阐述。作者读完之后深受启发，这里，作者也把自己对时序的理解表达出来，供网

上篇文章讲到了源端串联端接，其主要原理就是提高源端阻抗，使源端阻抗和传输线阻抗相匹配，从而阻止信号在源端与末端的来回反射。还有一种方法就是末端阻抗匹配，通过

上篇文章讲到，终端并联端接存在很多不足的地方。例如，上拉端接会拉高低电平，下拉端接会降低高电平，这两种端接方式虽然都可以抑制过冲和振铃，但同时也会减小信号裕量，如果使用不当还会造成信号电平