不知道现在大家做的DDR4系统的指标是怎么样了？从高速先生和最近众多客户的配合来看，从一个通道的总容量和速率上都基本上拉到了极限，从单个颗粒的容量，很多已经从8Gb提升到了16Gb，运行速率也从typical的2400M拉到3200M了。下面要分享的这个案例就是这个的一个case！

上期话题“一秒”读懂串扰对信号传输时延的影响（戳标题，即可查看上期文章回顾）Q在绕线等长设计中，如DDR等长中的蛇形绕线又是如何影响信号传输的时延的？下面是小编总结的对蛇形走线是如何影响信号传输时延的

本文我们以不同模态下的串扰对信号时延的影响继续通过理论分析和仿真验证的方式跟大家一起进行探讨。

ODT是On Die Termination的缩写，又叫片内端接，顾名思义，就是把端接电阻放在了芯片内部。

在实际运用中，由于电容器存在等效电感（ESL）以及在电路板上存在一定的安装电感，当频率上升到一个特定值后电容的阻抗将不再减小，反而是逐渐增加的趋势变化。

封装基板是半导体芯片的载体。为芯片提供连接、保护、支撑、散热、组装等功效，以实现多引脚化，缩小产品体积、改善电性能及散热性、多芯片模块化等。

随着信号速率的不断提高，对信号时序的要求也越来越严格。在PCB设计中，我们等长的最终目的都是为了等时，以满足信号的时序要求。因此，需要我们对信号在传输线上的时延有一定的了解，下面小编将会通过理论分析和利用SIGRITY软件进行仿真验证跟大家一起深入的了解信号在传输线上的时延情况。

此篇文章将深入探讨源端串联端接，使用Sigrity Topology Explorer 17.4仿真软件。

众所周知，信号的反射与互连线的阻抗密切相关，可以说互连线中阻抗突变是产生信号反射的最直接原因。但究竟为什么会发生反射，反射对信号的影响是什么样的，信号反射的过程又是如何呢？

电容焊盘处测试和从连接器端测试，结果相差6个多欧姆，原因到底是什么？