本文讨论了基于 ANSYS 软件和 IBIS 5.0 模型的 DDR4 SDRAM 信号完整性仿真方法。利用IBIS 5.0 模型中增加的复合电流、同步开关输出电流等数据，对 DDR4 SDRAM 高速电路板的信号完整性进行准确的仿真分析。高速数据信号在经过印制板走线和器件封装后，信号摆幅和眼图都有明显恶化；在仿真电路的电源处增加去耦电容后，信号抖动和发射接收端的同步开关噪声都得到明显改善；将输入激励由 PRBS 码换成 DBI信号后，信号接收端的同步开关噪声有所改善，整个器件的功耗降为原来的一半。
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