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通过优化电容提高ADC的速度和功率

2021-09-23 10:06:56 Don Dingee 阅读:
制造快速模数转换器(ADC)有何难?在数字领域,减小几何尺寸和提高时钟速度通常可提高性能,但在模拟领域,降低晶体管尺寸和加快时钟频率却可能无法解决问题。

制造快速模数转换器(ADC)有何难?在数字领域,减小几何尺寸和提高时钟速度通常可提高性能,但在模拟领域,降低晶体管尺寸和加快时钟频率却可能无法解决问题。除了对每秒千兆次采样(GSPS)ADC的商业研究外,一些大学也设立了研究项目,致力于优化设计并制服旧有的电容器克星。这些研究结果有助于提高ADC速度和降低功耗,并在较低速度下实现更多的节能。EIDednc

有三种架构脱颖而出,主要是取代快速但复杂、耗电且难以校准的闪速转换器。有许多工作都专注于逐次逼近寄存器(SAR)ADC和Δ-Σ ADC,或者它们的混合,即缩放式(zoom)ADC。用极其简单的术语来说,它们都使用数模转换器(DAC)输出与输入的模拟样本进行比较,然后采用各种环路滤波和校正技术,在几个比较周期后得出结果:从N+1开始,N是所需的分辨率位数。EIDednc

上面提到的电容器这个老克星,经常让大多数模拟工程师们又爱又恨。电容值太小,就会引起信号振铃和电源轨颤动。电容值太大,则会使信号减慢而变得像泥浆一样。要想让事情恰到好处是很困难的。匹配电容器很难,并且寄生电容会出现在不方便的地方,特别是当几何尺寸缩小时。对于超低功率电路来说,电容器也可能是个坏消息,因为它会在电压波动时吸收充电电流。EIDednc

为了了解事情的进展,下文挑选了几个自2020年以来发表的研究报告,供大家先睹为快。在此也提前向其他致力于ADC改进的团队道歉。EIDednc

瞄准SAR DAC电容阵列

瑞典隆德大学的Siyu Tan于2020年发表的一篇论文“High-Speed Analog-to-Digital Converters in CMOS”,很好地总结了ADC设计人员所面临的问题。他创造设计,展示了不同的方法他利用不同的方法实现了几种设计。主要研究结果来自使用7x时间交错的10位同步SAR(SSAR)和异步SAR(ASAR)设计,它采用22nm FD-SOI CMOS工艺实现。EIDednc

这些设计中的DAC用分离式分段电容器阵列和桥式电容器取代了传统的二进制加权N位电容器,从而将总电容减少了一半(图1)。优化底板采样,将充电功率降低了93%以上。这为冗余位开辟了空间,从而有助于稳定时间和抵消非线性。ASAR ADC以1.4GSPS进行了仿真,其在电容阵列和简化的时钟缓冲方面大大节省了功耗。EIDednc

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图1:此二进制加权阵列显示了底板采样(a),并与针对从DAC和主DAC的分离分段电容器阵列(b)进行了对比。图片来源:“High-Speed Analog-to-Digital Converters in CMOS”,隆德大学,2020年EIDednc

在IEEE付费墙的背后还隐藏着2021年5月发布的更大飞跃的细节。美国杨百翰大学的一个更大的团队创建了一个8位、10GSPS、8x时间交错SAR,它看起来像一个ASAR架构,在时钟缓冲方面具有类似的节能效果。主要研究人员之一Eric Swindlehurst在赛普拉斯半导体(现在是英飞凌的一部分)工作。在经过三年设计和一年测试后,所得到的采用28nm CMOS工艺实现的ADC在10GSPS下仅消耗21mW。EIDednc

该团队在电容器阵列之后全力以赴,对电容器进行了对称分组,同时调整了板面积和间距,从而消除三分之二的底板寄生电容。冗余位还通过量化的sub-radix-2缩放对他们的设计提供了帮助。他们还采用了双路自举开关配置,将信号与寄生电容分离,从而消除了非线性并将无杂散动态范围提高了5dB以上。EIDednc

环路中寻找更多电容器

在另一个方向上,荷兰代尔夫特大学的一个团队开始研究节能、高线性、高动态范围的连续时间缩放音频ADC。其在处理音频时速度明显降低,但在移动设备中,功耗至关重要。再说一遍,关键问题是许多设计中所使用的开关电容器前端会消耗功率。EIDednc

代尔夫特大学的团队将异步5位SAR ADC 与三阶单比特连续时间Δ-Σ调制器进行了结合(图2)。他们深入研究了前馈环路滤波器,平衡了功耗、噪声和线性度等因素。在三个积分级中,他们减少了积分电容并增加了串联电阻,从而使输入看起来是电阻性的。他们还深入到每个集成放大器内部,添加了一个斩波器以降低1/f噪声,并类似地将阻抗改变成了电阻性。EIDednc

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图2:在积分级周围添加带有串联电阻的简化连续时间缩放ADC。图片来源:“A Continuous-Time Zoom ADC for Low Power Audio Applications”,代尔夫特大学EIDednc

该设计采用160nm工艺实现,在20kHz带宽内实现了108.1dB峰值SNR、106.4dB峰值SNDR和108.5dB动态范围,功率消耗仅为618μW。EIDednc

以小见大

这三个例子共享了同一个主题:重点不是创建新颖的ADC架构,而是针对速度和功耗优化电容设置和寄生电容。一些工作是在22nm节点上完成的,这是对通常保守的模拟设计的转变。未来在看到这项研究成果如何在商业设计中出现,以及代工厂是否会帮助模拟设计团队捕捉这些小而重要的优化时,将会非常有趣。EIDednc

(本文授权编译自EDN电子技术设计姐妹网站Planet Analog,原文参考链接:Optimizing capacitance to boost speed and power in ADCs。由赵明灿编译。)EIDednc

本文为《电子技术设计》2021年9月刊杂志文章,版权所有,禁止转载。免费杂志订阅申请点击这里EIDednc

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