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5nm工艺麒麟1020流片成功,每平方毫米1.713亿个晶体管

2020-03-24 网络整理 阅读:
5nm工艺麒麟1020流片成功,每平方毫米1.713亿个晶体管
据悉华为麒麟1020将采用ARM Cortex-A78架构,得益于5nm工艺,麒麟1020每平方毫米可容纳高达1.713亿个晶体管,依旧采用集成5G芯片,比高通骁龙865外挂X55基带功耗低,其性能比麒麟990提升50%,而高通骁龙865较前代骁龙855性能只提升了25%。

2019年年底就有供应链消息称,台积电在积极备战下一代芯片5nm EUV,华为目前正考虑将5nm工艺用在其下一代旗舰芯片麒麟1020上,预计2020年第三季度上市。1f5ednc

@手机晶片达人 爆料称,台积电已经开始流片麒麟1020,有望于8月大规模交付,然后和往年时间差不多,由华为Mate 40系列首发,大概9月份正式发布上市。1f5ednc

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据悉华为麒麟1020将采用ARM Cortex-A78架构,得益于5nm工艺,麒麟1020每平方毫米可容纳高达1.713亿个晶体管,依旧采用集成5G芯片,比高通骁龙865外挂X55基带功耗低,其性能比麒麟990提升50%,而高通骁龙865较前代骁龙855性能只提升了25%。不出意外的话麒麟1020处理器仍将由华为Mate 40/Pro系列手机首发,预计将在今年9月份发布。1f5ednc

从现有资料判断,5nm产能的最大头由苹果占据,用于今秋的iPhone的A14处理器,其他产能被华为海思麒麟1020处理器占据,而高通系的5nm芯片高通骁龙875则要等到2021年才能量产。1f5ednc

台积电5nm晶体管密度比7nm提高88%

据了解,台积电5nm工艺会大规模集成EUV极紫外光刻技术,此外,一篇论文中还披露了一张晶体管结构侧视图。1f5ednc

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WikiChips经过分析后估计,台积电5nm的栅极间距为48nm,金属间距则是30nm,鳍片间距25-26nm,单元高度约为180nm,照此计算,台积电5nm的晶体管密度将是每平方毫米1.713亿个。1f5ednc

相比于初代7nm的每平方毫米9120万个,这一数字增加了足足88%,而台积电官方宣传的数字是84%。1f5ednc

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虽然这些年摩尔定律渐渐失效,虽然台积电的工艺经常面临质疑,但不得不佩服台积电的推进速度,要知道16nm工艺量产也只是不到5年前的事情,那时候的晶体管密度才不过每平方毫米2888万个,5nm已经是它的几乎六倍!1f5ednc

另外,台积电10nm工艺的晶体管密度为每平方毫米5251万个,5nm是它的近3.3倍。1f5ednc

(责编:Demi Xia)1f5ednc

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