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台积电:2nm研发中,3nm和4nm工艺有望明年投产

2021-04-27 综合报道 阅读:
作为全球最大的晶圆代工厂,台积电在近日表示其2nm、3nm和4nm工艺将按时提供,并且比竞争节点更先进。

作为全球最大的晶圆代工厂,台积电在近日表示其2nm、3nm和4nm工艺将按时提供,并且比竞争节点更先进。1rnednc

研发投入增至300亿美元

台积电在今年初将其2021年的资本支出预算大幅提高至250-280亿美元,并将其进一步增加至约300亿美元,这是其三年计划的一部分——计划在制造能力和研发上投入1000亿美元。1rnednc

台积电今年300亿美元的资本预算中,约有80%将用于扩展先进技术的产能,例如3nm,4nm / 5nm和6nm / 7nm。1rnednc

分析师认为,到今年年底,先进节点上的大部分资金将用于将台积电的N5产能扩大,扩大后的产能将提到至每月110,000〜120,000个晶圆启动(WSPM)。1rnednc

台积电同时表示,其资本支出的10%将用于先进的封装和掩膜制造,而另外10%将用于特殊技术(包括成熟节点的定制版本)。1rnednc

N4:明年有望实现

台积电的N4工艺将于今年晚些时候进入风险生产,并将于2022年投入批量生产。1rnednc

与N5相比,该技术旨在提供更高的PPA(功率,性能,面积)优势,但保持相同的设计规则,设计基础架构,SPICE仿真程序和IP。同时,由于N4进一步扩展了EUV光刻工具的使用范围,因此还减少了掩模数量,工艺步骤,风险和成本。1rnednc

魏哲家说:“ N4将利用N5的强大基础来进一步扩展我们的5 nm系列。” “ N4是具有兼容设计规则的N5的直接移植,同时为下一波5纳米产品提供了进一步的性能,功率和密度增强。N4风险生产的目标是今年下半年,到2022年实现批量生产。”1rnednc

N3:2022年下半年到来

2022年,全球最大的芯片合同制造商将推出其全新的N3制造工艺,该工艺将继续使用FinFET晶体管,但预计PPA将大幅提升。1rnednc

尤其是,与目前的N5工艺相比,TSMC的N3承诺将性能提高10%– 15%(在相同的功率和复杂度下),或将功耗降低25%– 30%(在相同的性能和复杂度下)。同时,新节点还将根据结构将晶体管密度提高1.1到1.7倍(模拟为1.1倍,SRAM为1.2倍,逻辑为1.7倍)。1rnednc

N3将进一步增加EUV层的数量,但将继续使用DUV光刻技术。而且,由于该技术一直在使用FinFET,因此不需要从头开始重新设计和开发全新IP的新一代电子设计自动化(EDA)工具,这可能会成为基于Samsung Foundry基于GAAFET / MBCFET的3GAE的竞争优势。。1rnednc

魏哲家说:“ N3将是我们N5后的又一个完整节点,它将使用FinFET晶体管结构为客户提供最佳的技术成熟度,性能和成本。” “我们的N3技术开发进展顺利,与N5和N7相比,我们继续看到N3的HPC和智能手机应用的客户参与度更高。”1rnednc

台积电首席执行官说:“ [N3]风险生产计划在2021年进行。” “目标是在2022年下半年实现量产。”1rnednc

“后N3”技术(可能是N2)

Gate-all-around FETs(GAAFET)仍是台积电发展路线图的一部分。预计该公司在其“后N3”技术(可能是N2)中使用新型晶体管。实际上,该公司处于下一代材料和晶体管结构的探路模式,这些材料和晶体管结构将在未来的许多年中使用。1rnednc

该公司在最近的年度报告中说:“对于先进的CMOS逻辑,台积电的3nm和2nm CMOS节点正在顺利进行中。” “此外,台积电加强了探索性的研发工作,重点放在2nm以外的节点以及3D晶体管,新存储器和low-R interconnect等领域,这些领域有望为许多技术平台奠定坚实的基础。1rnednc

值得注意的是,台积电正在扩大Fab 12的研发运营能力,目前正在研究和开发N3,N2和更高级的节点。1rnednc

责编:Demi1rnednc

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