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三星代工厂成功流片 3nm GAA 芯片

2021-06-29 14:46:00 Nick Flaherty 阅读:
三星使用 Synopsys 的 Fusion Design Platform,终于成功流片了使用其环栅 (GAA) 晶体管架构的 3nm 芯片。

在与工艺技术前沿的台积电竞争过程中,三星代工厂终于成功流片了使用其环栅 (GAA) 晶体管架构的 3nm 芯片。qBvednc

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多子系统 SoC 的流片使用 Synopsys Fusion Design Platform for Samsung Foundry 的 3nm Gate-all-around (GAA) 晶体管工艺技术qBvednc

这需要一套不同于台积电和英特尔使用的 FinFET 晶体管结构的设计和认证工具,因此三星使用了 Synopsys 的 Fusion Design Platform。该工艺的物理设计套件 (PDK) 于 2019 年 5 月发布,并于去年通过了该工艺的认证。qBvednc

流片是由Synopsys 和三星代工厂合作的成果,旨在加速为 GAA 流程提供高度优化的参考方法。qBvednc

参考设计流程包括一个集成的、支持golden-signoff的RTL-to-GDSII设计流程以及golden-signoff产品。该流程针对的是希望将 3nm GAA 工艺用于高性能计算 (HPC)、5G、移动和高级人工智能 (AI) 应用中的芯片的客户。qBvednc

三星代工设计技术团队副总裁 Sangyun Kim 表示:“三星代工是推动下一阶段行业创新的核心,我们不断进行基于工艺技术的发展,以满足专业和广泛市场应用日益增长的需求。我们最新的、先进的 3nm GAA 工艺得益于我们与 Synopsys 的广泛合作,以及Fusion Design Platform 的加速准备,使3nm工艺的承诺能够有效实现,这是这些关键联盟的重要性和利益的证明。”qBvednc

三星表示,GAA 架构改进了静电性能,从而提高了性能并降低了功耗,并基于额外的纳米片宽控制矢量,增加了新的优化机会。与完善的电压阈值调谐一起使用,这提供了更多方法来优化功率、性能或面积 (PPA) 的设计。qBvednc

设计流程还包括对复杂布局方法和布局规划规则、新布线规则和增加的可变性的支持。该流程基于单个数据模型并使用通用优化架构,而不是组合点工具。qBvednc

Synopsys 数字设计部总经理 Shankar Krishnamoorthy 表示:“GAA 晶体管结构标志着工艺技术进步的一个关键转折点,这对于保持下一波超大规模创新所需的缩放轨迹至关重要。” “我们与三星代工厂的战略合作支持共同交付一流的技术和解决方案,确保这些扩展趋势的延续以及这些为更广泛的半导体行业提供相关机会。”qBvednc

Synopsys 技术文件可从三星代工厂获得,用于 3nm GAA 技术工艺。qBvednc

Fusion 设计平台包括用于数字设计的 Fusion Compiler、IC Compiler II 布局布线和 Design Compiler RTL 综合、PrimeTime 时序签核、StarRC 提取签核、IC Validator 物理签核和 SiliconSmart 库表征。qBvednc

www.synopsys.com/fusionqBvednc

(原文发表于eenews;Demi Xia编译)qBvednc

Nick Flaherty
EETimes Europe嵌入式技术编辑,自由撰稿人。Nick Flaherty是位于布里斯托尔的自由技术作家、分析师和顾问,他关注半导体和电子市场已有近25年。 他是EETimes Europe的嵌入式编辑,并为世界各地的各种技术贸易出版物撰稿。 他曾工作于Electronics Times和 Electronic Engineering,并在MicroTechnology Europe以及Electronic Product Design担任编辑。他为汽车电子行业和许多跨国半导体公司撰稿。 他还是SouthWest Microelectronics Leadership Group的成员,并积极参与英国西南部的硅芯片和相关技术集群。
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