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如何为开关电源选择合适的MOSFET?

2019-08-26 13:52:42 阅读:
DC/DC开关控制器的MOSFET选择是一个复杂的过程。仅仅考虑MOSFET的额定电压和电流并不足以选择到合适的MOSFET。要想让MOSFET维持在规定范围以内,必须在低栅极电荷和低导通电阻之间取得平衡。在多负载电源系统中,这种情况会变得更加复杂。

DC/DC开关控制器的MOSFET选择是一个复杂的过程。仅仅考虑MOSFET的额定电压和电流并不足以选择到合适的MOSFET。要想让MOSFET维持在规定范围以内,必须在低栅极电荷和低导通电阻之间取得平衡。在多负载电源系统中,这种情况会变得更加复杂。pzdednc

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图1:降压同步开关稳压器原理图。pzdednc

DC/DC开关电源因其高效率而广泛应用于现代许多电子系统中。例如,同时拥有一个高侧FET和低侧FET的降压同步开关稳压器,如图1所示。这两个FET会根据控制器设置的占空比进行开关操作,旨在达到理想的输出电压。降压稳压器的占空比方程式如下:pzdednc

1.占空比(高侧FET,上管)=Vout/(Vin*效率)pzdednc

2.占空比(低侧FET,下管)=1–DC(高侧FET)pzdednc

FET可能会集成到与控制器一样的同一块芯片中,从而实现一种最为简单的解决方案。但是,为了提供高电流能力及(或)达到更高效率,FET需要始终为控制器的外部元件。这样便可以实现最大散热能力,因为它让FET物理隔离于控制器,并且拥有最大的FET选择灵活性。它的缺点是FET选择过程更加复杂,原因是要考虑的因素有很多。pzdednc

一个常见问题是“为什么不让这种10A FET也用于我的10A设计呢?”答案是这种10A额定电流并非适用于所有设计。pzdednc

选择FET时需要考虑的因素包括额定电压、环境温度、开关频率、控制器驱动能力和散热组件面积。关键问题是,如果功耗过高且散热不足,则FET可能会过热起火。我们可以利用封装/散热组件ThetaJA或者热敏电阻、FET功耗和环境温度估算某个FET的结温,具体方法如下:pzdednc

3.Tj=ThetaJA*FET功耗(PdissFET)+环境温度(Tambient)pzdednc

它要求计算FET的功耗。这种功耗可以分成两个主要部分:AC和DC损耗。这些损耗可以通过下列方程式计算得到:pzdednc

4.AC损耗:AC功耗(PswAC)=½*Vds*Ids*(trise+tfall)/Tswpzdednc
其中,Vds为高侧FET的输入电压,Ids为负载电流,trise和tfall为FET的升时间和降时间,而Tsw为控制器的开关时间(1/开关频率)。pzdednc

5.DC损耗:PswDC=RdsOn*Iout*Iout*占空比pzdednc

其中,RdsOn为FET的导通电阻,而Iout为降压拓扑的负载电流。pzdednc

其他损耗形成的原因还包括输出寄生电容、门损耗,以及低侧FET空载时间期间导电带来的体二极管损耗,但在本文中我们将主要讨论AC和DC损耗。pzdednc

开关电压和电流均为非零时,AC开关损耗出现在开关导通和关断之间的过渡期间。图2中高亮部分显示了这种情况。根据方程式4),降低这种损耗的一种方法是缩短开关的升时间和降时间。通过选择一个更低栅极电荷的FET,可以达到这个目标。另一个因数是开关频率。开关频率越高,图3所示升降过渡区域所花费的开关时间百分比就越大。因此,更高频率就意味着更大的AC开关损耗。所以,降低AC损耗的另一种方法便是降低开关频率,但这要求更大且通常也更昂贵的电感来确保峰值开关电流不超出规范。pzdednc

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图2:AC损耗图。pzdednc

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图3:开关频率对AC损耗的影响。pzdednc

开关处在导通状态下出现DC损耗,其原因是FET的导通电阻。这是一种十分简单的I2R损耗形成机制,如图4所示。但是,导通电阻会随FET结温而变化,这便使得这种情况更加复杂。所以,使用方程式3)、4)和5)准确计算导通电阻时,就必须使用迭代方法,并要考虑到FET的温升。降低DC损耗最简单的一种方法是选择一个低导通电阻的FET。另外,DC损耗大小同FET的百分比导通时间成正比例关系,其为高侧FET控制器占空比加上1减去低侧FET占空比,如前所述。由图5我们可以知道,更长的导通时间就意味着更大的DC开关损耗,因此,可以通过减小导通时间/FET占空比来降低DC损耗。例如,如果使用了一个中间DC电压轨,并且可以修改输入电压的情况下,设计人员或许就可以修改占空比。pzdednc

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图4:DC损耗图。pzdednc

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图5:占空比对DC损耗的影响。pzdednc

尽管选择一个低栅极电荷和低导通电阻的FET是一种简单的解决方案,但是需要在这两种参数之间做一些折中和平衡。低栅极电荷通常意味着更小的栅极面积/更少的并联晶体管,以及由此带来的高导通电阻。另一方面,使用更大/更多并联晶体管一般会导致低导通电阻,从而产生更多的栅极电荷。这意味着,FET选择必须平衡这两种相互冲突的规范。另外,还必须考虑成本因素。pzdednc

低占空比设计意味着高输入电压,对这些设计而言,高侧FET大多时候均为关断,因此DC损耗较低。但是,高FET电压带来高AC损耗,所以可以选择低栅极电荷的FET,即使导通电阻较高。低侧FET大多数时候均为导通状态,但是AC损耗却最小。这是因为,导通/关断期间低侧FET的电压因FET体二极管而非常地低。因此,需要选择一个低导通电阻的FET,并且栅极电荷可以很高。图7显示了上述情况。pzdednc

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图6:低占空比设计的高侧和低侧FET功耗。pzdednc

如果我们降低输入电压,则我们可以得到一个高占空比设计,其高侧FET大多数时候均为导通状态,如图7所示。这种情况下,DC损耗较高,要求低导通电阻。根据不同的输入电压,AC损耗可能并不像低侧FET时那样重要,但还是没有低侧FET那样低。因此,仍然要求适当的低栅极电荷。这要求在低导通电阻和低栅极电荷之间做出妥协。就低侧FET而言,导通时间最短,且AC损耗较低,因此我们可以按照价格或者体积而非导通电阻和栅极电荷原则,选择正确的FET。pzdednc

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图7:高占空比设计的高侧和低侧FET功耗。pzdednc

假设一个负载点(POL)稳压器时我们可以规定某个中间电压轨的额定输入电压,那么最佳解决方案是什么呢,是高输入电压/低占空比,还是低输入电压/高占空比呢?使用不同输入电压对占空比进行调制,同时查看FET功耗情况。pzdednc

图8中,高侧FET反应曲线图表明,占空比从25%增至40%时AC损耗明显降低,而DC损耗却线性增加。因此,35%左右的占空比,应为选择电容和导通电阻平衡FET的理想值。不断降低输入电压并提高占空比,可以得到最低的AC损耗和最高的DC损耗,就此而言,我们可以使用一个低导通电阻的FET,并折中选择高栅极电荷。如低侧FET图9所示,控制器占空比由低升高时DC损耗线性降低(低侧FET导通时间更短),高控制器占空比时损耗最小。整个电路板的AC损耗都很低,因此任何情况下都应选择使用低导通电阻的FET。pzdednc

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图8:高侧FET损耗与占空比的关系。pzdednc

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图9:低侧FET损耗与控制器占空比的关系。请注意:低侧FET占空比为1-控制器占空比,因此低侧FET导通时间随控制器占空比增加而缩短。pzdednc

图10显示了我们将高侧和低侧损耗组合到一起时总效率的变化情况。我们可以看到,这种情况下,高占空比时组合FET损耗最低,并且效率最高。效率从94.5%升高至96.5%。不幸的是,为了获得低输入电压,我们必须降低中间电压轨电源的电压,使其占空比增加,原因是它通过一个固定输入电源供电。因此,这样可能会抵消在POL获得的部分或者全部增益。另一种方法是不使用中间轨,而是直接从输入电源到POL稳压器,目的是降低稳压器数。这时,占空比较低,我们必须小心地选择FET。pzdednc

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图10:总损耗与效率和占空比的关系。pzdednc

在有多个输出电压和电流要求的电源系统中,情况会更加复杂。对比不同POL稳压器占空比的效率、成本和体积。图11显示了一个系统,其输入电压为28V,共有8个负载,4个不同电压,范围为3.3V到1.25V。共有3种对比方法:1)无中间轨,直接通过输入电源提供28V电压,以实现POL稳压器的低占空比;2)使用12V中间轨,POL稳压器中等占空比;3)使用5V中间轨,高POL稳压器占空比。图12显示了对比结果。这种情况下,无中间轨电源的构架实现了最低成本,12V中间轨电压的构架获得了最高效率,而5V中间轨电压构架则实现了最小体积。因此,我们可以看到,对于这种大型系统而言,单POL电源情况下我们所看到的这些参数均没有明显的趋向。这是因为,使用多个稳压器时,除中间轨稳压器本身以外,每个稳压器都有其不同的负载电流和电压要求,而这些需求可能会相互冲突。研究这种情况的最佳方法是使用如WEBENCH电源设计师等工具,对不同的选项进行评估。pzdednc

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图11:表明输入、中间轨、负载点(POL)电源和负载的电源系统。中间轨电压的不同选择为28V(直接使用输入电源)、12V和5V。这会带来不同的POL稳压器占空比。pzdednc

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图12:电源设计曲线图,其表明中间轨电压对电源系统效率、体积和成本的影响。pzdednc

(来源:硬件十万个为什么)pzdednc

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