广告

为裸片到裸片( Die-to-die)间连接选择正确的IP

2020-02-25 11:37:33 Manuel Mota 阅读:
自大数据问世以来,用于超大规模数据中心、人工智能(AI)和网络应用的片上系统(SoC)设计人员正面临着不断演进的挑战。由于工作量的需求以及需要更快地移动数据,具有先进功能的此类SoC变得益发复杂,且达到了最大掩模版(reticle)尺寸。本文介绍了die-to-die连接的几种不同用例,以及在寻找用于die-to-die链接的高速PHY IP时要考虑的基本注意事项。

自大数据问世以来,用于超大规模数据中心、人工智能(AI)和网络应用的片上系统(SoC)设计人员正面临着不断演进的挑战。由于工作量的需求以及需要更快地移动数据,具有先进功能的此类SoC变得益发复杂,且达到了最大掩模版(reticle)尺寸。因此,设计人员将SoC划分为多芯片模块(MCM)封装的较小模块。这些分离的芯片需要超短(ultra-short)和极短(extra-short)距离链接,以实现具有高数据速率的die间连接。除带宽外,裸片到裸片(die-to-die)的连接还必须确保是极低延迟和极低功耗的可靠链接。本文介绍了die-to-die连接的几种不同用例,以及在寻找用于die-to-die链接的高速PHY IP时要考虑的基本注意事项。tOUednc

Die-to-die连接用例

MCM中die-to-die连接的新用例正在出现,其中一些包括:tOUednc

  1. 高性能计算和服务器SoC接近最大掩模版尺寸
  2. 以太网交换机和网络SoC超过最大掩模版尺寸
  3. 可扩展复杂算法的具有分布式SRAM的人工智能(AI)SoC

高性能计算和服务器SoC的面积正变得越来越大,达到550 mm2至800 mm2,从而降低了SoC的良率并增加了每个Die的成本。优化SoC良率的更好方法是将SoC分为两个或多个相等的同质die(如图1所示),并使用 die间PHY IP连接 die。在这种用例中,关键的要求是极低延迟和零误码率,因为更小的多个 die的表述和表现必须像单一die一样。tOUednc

tOUednc

图1:需要die-to-die连接的高性能计算和服务器SoC示例tOUednc

以太网交换机SoC是数据中心的核心,必须以快于12Tbps到25Tbps的速率传送数据,这需要256个通道的100G SerDes接口,因此无法将这种SoC装入800 mm2大小的掩模版。为克服这一挑战,设计人员将SoC拆分为这样一种配置:其中,内核die被I/O die包围,如图2所示。然后,使用Die-to-die收发器将内核die连接到I/O die。tOUednc

在这种用例中,仅当die-to-die收发器的带宽密度远优于I/O die中的长距离SerDes时, die拆分才有效用。因此,关键参数是每毫米的die边缘(die-edge)带宽密度。tOUednc

tOUednc

图2:需要die-to-die连接的以太网交换机SoC示例tOUednc

在一款AI SoC中,每个die都包含智能处理单元(IPU)和位于每个IPU附近的分布式SRAM。在这种用例下,一个die中的IPU可能需要依赖于极低延迟的短距离die-to-die链接来访问另一die中SRAM内的数据。tOUednc

tOUednc

图3:需要die-to-die连接的AI SoC示例tOUednc

在所有这些用例中,用于die-to-die连接的理想高速PHY可以简化MCM封装要求。由于每个通道的吞吐量高达112 Gbps,因此在通道数量相对有限的情况下可实现非常高的总吞吐量。在这种情况下,封装走线间距和堆叠可能比较保守(L /S通常为10u /10u)。在这些用例中,也可以使用传统、低成本、基于有机基材料的封装。tOUednc

Die-to-die连接的高速PHY IP要求

光互联论坛(OIF)正在定义电气I/O标准,以在超短距离(USR)和极短距离(XSR)链路上以高达112Gbps的数据速率传输数据。这些规范定义了die-to-die的链接(即:封装内)以及die-to-die到与该SoC位于同一封装内的光学引擎的链接,从而显着降低了功耗和复杂性,并实现了极高的吞吐量密度。tOUednc

在研究用于MCM中的die-to-die连接的高速PHY IP方案时,SoC设计人员必须考虑几个基本功能,包括:以千兆位或兆兆位每秒(Gbps或Tbps)度量的数据吞吐量或带宽;以每比特皮焦耳(pJ/bit)为单位检视的能源效率;以纳秒(ns)为单位测量的延迟;以毫米(mm)为单位表度的最远链接距离;以及误码率(无单位)。tOUednc

数据吞吐量或带宽

为了实现与其它收发器的互操作性, die-to-die PHY IP必须确保符合USR和XSR链路的相关OIF电气规范。支持脉冲幅度调制(PAM-4)和不归零(NRZ)信令对于满足两种链路的要求并实现每通道最大112Gbps带宽至关重要。这种信令支持非常高的带宽效率,因为在MCM中的die之间传输的数据量非常大,因此带宽效率是至关重要的要求。数据移动速率通常在每秒兆兆位水平,这就限制了分配给USR和XSR链路的芯片边缘(前端/ beach front)的大小。tOUednc

但是,同样重要的是支持多种数据速率。通常,期望在假设其数据速率与内部建构数据速率相匹适或支持chip-tp-chip协议所需的所有数据速率的条件下,实现die-to-die的链接。例如,即使在诸如32Gbps这样的高速下,PCI Express也必须支持低至2.5Gbps的数据速率以进行协议初始化。tOUednc

链接距离

在die-to-die的实现中,大量数据必须流经桥接die间间隙的短数据路径。为保证将die放置在封装基板上时的最大灵活性,PHY IP必须支持TX和RX之间50mm的最长距离。tOUednc

能效

能效成为重要的因素,尤其是在将SoC功能划分为多个同质die的用例中。在这种情况下,设计人员寻求在不影响SoC总功耗预算的情况下在die之间推送大量数据的方法。理想的die-to-die PHY IP的能效应好于每比特1皮焦耳(1pJ/bit)或等效的1mW/Gbps。tOUednc

延迟和误码率

为了使die之间的连接“透明”,延迟必须极其低,同时必须优化误码率(BER)。由于采用了简化的架构, die-to-die PHY IP本身可实现超低延迟,而BER优于10e-15。根据链路距离,可能需采用前向纠错(FEC)机制保护互连,以实现如此低的BER。 FEC延迟会影响方案的整体延迟。tOUednc

Macro 摆放

除了这些与性能相关的参数外,PHY IP还必须支持在die所有位向的放置,以实现die以及MCM的高效平面规划。宏(macro)的优化布局可实现低耦合的高效die间布线、优化的die和MCM大小、并最终提高能效。tOUednc

选择die-to-die的PHY IP时,还有许多其它考虑因素,包括整合进可测试性功能,以便能够在封装之前对die进行生产测试,但前述几点是最重要的。tOUednc

结论

更高的数据速率和更复杂的功能正在增加用于超大规模数据中心、AI和网络应用的SoC的大小。随着SoC尺寸接近掩模版尺寸,设计人员被迫将SoC分成较小的die,这些die封装在多芯片模块(MCM)中,以实现高良率并降低总体成本。然后,MCM中的较小die通过die-to-die互连进行链接,这些互连具有极低功耗和 而且每个die边缘都具有高带宽。在高性能计算和AI应用中,大的SoC被分为两或多个同质die;在网络应用中,I/O和互连内核被分为单独的die。这种SoC中, die-to-die的互连必须不影响整体系统性能,并且要求低延迟、低功耗和高吞吐量。这些要求推动了对诸如Synopsys的DesignWare®USR/XSR PHY IP这样的高吞吐量die-to-die PHY的需求,该IP支持MCM设计中的die-to-die链接,每通道的数据速率高达112Gbps,且能效极高。DesignWare USR/XSR PHY IP符合用于USR和XSR链接的OIF CEI-112G和CEI-56G标准。tOUednc

点击这里了解更多新思科技的高速串行解串器PHY IPtOUednc

作者:Manuel Mota,Synopsys高级产品市场经理tOUednc

  • 微信扫一扫
    一键转发
  • 最前沿的电子设计资讯
    请关注“电子技术设计微信公众号”
  • 英特尔展示下一代半导体器件技术,计划2030年实现万亿级 日前,英特尔在IEDM上展示多项与半导体制造技术相关的研究成果:3D封装技术的新进展,可将密度再提升10倍;超越RibbonFET,用于2D晶体管微缩的新材料,包括仅三个原子厚的超薄材料;能效和存储的新可能,以实现更高性能的计算;量子计算的新进展。此外,英特尔表示,目标是在2030年实现在单个封装中集成一万亿个晶体管。
  • 通过GaN电机系统提高机器人的效率和功率密度 机器人应用成功的关键因素之一是确保最佳的电机驱动器设计。
  • 湖南大学:基于2D的范德华异质结构,可用于晶体管及存储器 电子工程研究的一个关键目标是开发高性能和高能效的计算设备,这意味着它们可以快速计算信息,同时消耗很少的能量。一种可能的方法是将执行逻辑操作的单元和存储组件组合到一个设备中。
  • Microchip在RISC-V峰会上展示基于RISC-V的FPGA和空间 领先的PolarFire®器件可提供两倍能效、军用级安全和最高可靠性,PolarFire 2 FPGA路线图将进一步扩大其领先优势 
  • 聚焦“新基建”|汽车电子行业电源应用解析 目前,常规车型的汽车电子占整车成本的15-30%,而高端车型则更高,车载汽车电子系统主要包括车载供电系统、启动系统、发动机管理系统等。针对这些系统,金升阳提供一站式电源应用方案,简化客户设计,增加系统的可靠性。
  • IAR Systems更新Visual Studio Code扩展 用于代码构建和调试的IAR Visual Studio Code扩展备受市场喜爱,其最新 1.20 版进一步简化了嵌入式开发工作流程
  • SCT52240Q栅极驱动器 SCT52240Q是一款宽供电电压、双通道、高速、低测栅极驱动器,可驱动功率MOSFET,IGBT。单个通道能够提供高达4A拉电流和4A灌电流的轨到轨驱动能力,并实现轨到轨输出。高达24V宽电压范围提高功率器件开关瞬间栅极驱动的振铃幅值裕度。SCT52240输入具有宽迟滞电压,可以兼容TTL输入逻辑。 低至-5V负压输入能力,增强SCT51240对输入噪音的抗扰度。
  • Buck电路传导EMI的抑制 电磁干扰模型可以等效为3个部分:干扰源,传导路径,和接收端。传导电磁干扰测试时接受端为LISN。芯洲主要从干扰源和传导路径两个角度进行传导电磁干扰的预防和优化。
  • 异步Buck升级为同步Buck注意点总结 目前,市场上存在很多异步Buck电源管理芯片使用的场景,针对这些应用,采用同步Buck电源管理芯片进行升级,可以增加集成度,提升电源效率。然而在升级替换的过程中,需要注意PCB的布局。如果需要不更改PCB布局直接升级替换,需要在元器件选择上有所注意。本文首先对同步Buck,异步Buck进行介绍,给出同步Buck的PCB布局注意事项,然后结合实例给出替换中可以采取的保证电源正常工作的方法,供工程师参考。
  • 意法半导体发布车规音频功放芯片,为紧急救援、远程信 FDA803S和FDA903S是意法半导体FDA(纯数字放大器)系列中最新的单通道全差分10W D类音频功率放大器。目标应用包括紧急道路救援、远程信息处理等需要音频通道产生最高10W标准输出功率的语音、音乐或提示消息的任何汽车系统。
  • 在美国企业抵制之下,美国将放宽联邦机构及承包商使用中 这议案被视为美国《国防授权法案》(NDAA)的一项修正案,遭到美国商会和其他贸易组织的抵制。这些组织在上个月的一封信中称,企业要确定大量电子产品中的芯片是否是中国企业制造的,成本将很高,难度也很大。
  • 台积电1nm制程工艺已实现技术突破,正谋划建1nm工艺工厂 近日有报道称台积电正积极推进1nm制程工艺,并们已在谋划1nm制程工艺工厂的建设事宜,以便按计划量产。早前EDN美国版曾报道台积电1nm制程工艺已实现技术突破,且逐渐成形。
广告
热门推荐
广告
广告
EE直播间
在线研讨会
广告
广告
面包芯语
广告
向右滑动:上一篇 向左滑动:下一篇 我知道了