广告

加速特征相关(FD)干法刻蚀的工艺发展

2021-11-15 11:16:39 Lam Research 阅读:
SEMulator3D中可视刻蚀特征提供了一种模拟与现实刻蚀腔室接近的刻蚀速率的方法

在干法刻蚀中,由于与气体分子的碰撞和其他随机热效应,加速离子的轨迹是不均匀且不垂直的(图1)。这会对刻蚀结果有所影响,因为晶圆上任何一点的刻蚀速率将根据大体积腔室可见的立体角和该角度范围内的离子通量而变化。这些不均匀且特征相关的刻蚀速率使半导体工艺设计过程中刻蚀配方的研发愈发复杂。在本文中,我们将论述如何通过在SEMulator3D®中使用可视性刻蚀建模来弥补干法刻蚀这一方面的不足。uR2ednc

uR2ednc

图1a:中性气体在腔室内随机流动的二维展示。气体的行进角度在图中描绘的所有方向上均等分布(图1a)。图1b:显示了带正电的离子和一个带负电的晶圆。离子会因电场而向下加速;然而,由于随机热效应和与其他离子或气体分子的碰撞,完美垂直轨迹无法实现。角速度分布可以近似为高斯函数(图1b)。uR2ednc

角相关刻蚀uR2ednc

确定材料刻蚀速率(ER)最简单的方法是在实际刻蚀前后测量晶圆的材料厚度。在刻蚀过程中使用平面晶圆可确保局部区域内的所有位置具有相同的张角和离子通量,这将带来可测量的统一刻蚀速率(图2a)。由于不同的刻蚀角度和不断变化的离子通量,在特征相关的刻蚀过程、例如沟槽和硬掩膜刻蚀中,确定该刻蚀速率是不可能的。SEMulator3D能够使用其多刻蚀功能模拟此类刻蚀。该软件可测量任意给定点的可见立体角并计算与该立体角范围内离子通量成比例的常态刻蚀量(图2c)。入射角的离子通量分布被假定为具有标准差的高斯分布。uR2ednc

uR2ednc

图2a:在平面晶圆表面,每个位置(A、B、C、D)完全暴露在腔室中(开口角为180°),并且接收各个方向的全部离子通量。图2b:在凹坑和沟槽(E、F)底部,腔室视线内的角度范围减小。刻蚀速率可以表示为角度范围内的分布积分(垂直线之间曲线下的阴影区域)。uR2ednc

刻蚀配方剖析 uR2ednc

给定刻蚀腔室设置(射频功率和压力设置)的离子角分散可以凭经验用延时刻蚀样品的扫描电镜(SEM)图像确定,随后可以在SEMulator3D中模拟出虚拟腔室内的“虚拟”结构。虚拟实验设计可以在此模型中运行——通过改变角分散,直到虚拟刻蚀建模结果与实际SEM图像轮廓相匹配。3展示的是,在SEMulator3D中将刻蚀样品的虚拟延时SEM与几个不同厚度的模型进行了比较,显示不同角分散值下的刻蚀形状和深度。SEMulator3D中的厚度设置说明的是在大体积腔室具有完全可视性的区域内理论上最大的材料去除。该设置将与实际刻蚀腔室中样品上的最大离子通量成比例。与实际刻蚀配方最匹配的模拟设置将在每个成比增加的厚度和时间上都具有与SEM图像相匹配的模拟轮廓(3D模拟图像)。开发与相应的实际刻蚀配方相匹配的模拟配方具有重大价值,它可用于预测样品的刻蚀时间演变,并使工艺探索期间在其他应用和结构中使用虚拟刻蚀模型成为可能。uR2ednc

uR2ednc

图3:模拟实验设计与延时SEM的比较。模拟实验设计使用了恒定刻蚀量和不同的角分散(高斯分布的标准差),进行模拟并显示增量材料删除步骤失效。右侧的直方图说明了角度分布与软件中数值设置的相关性(不按比例)。刻蚀工艺的实际角分散是通过找到与刻蚀轮廓最匹配的模拟实验设计结果来确定的。uR2ednc

使用剖面配方优化 SADP 样品 uR2ednc

作为SEMulator3D中可视性刻蚀的示例,我们将使用剖面的二氧化硅 (SiO2)和氮化硅 (SiN) 刻蚀工艺模型来确定确保SADP柱孔关键尺寸的均匀性所需的最佳原子层沉积 (ALD) 厚度(见图4)。该样品由50nm SiN层和100nm高的碳芯轴组成,芯轴直径20nm,水平间距80nm。最终目标是使用SADP创建一个40nm间距的孔阵列。此剖面SiN / SiO2刻蚀的角分散为0.08,对所有异物的选择比为0.3。使用ALD形成的孔不对称形状呈现为带有圆形开口的菱形,与在芯轴上形成的圆柱形孔形成对比。由于此菱形孔的大小可以通过ALD进行调整,我们需要确定ALD的临界厚度,刻蚀过程中这一厚度的ALD下进入此菱形孔区域的离子总量与进入圆柱区域的离子总量相等,这将带来相等的刻蚀深度和形状。uR2ednc

uR2ednc

图4:孔阵列上的菱形SADP,芯轴直径20nm,水平间距80nm。处于扩张的向外沉积形成了孔,这些孔又形成菱形并具有圆形开口。使用剖面SiO2刻蚀,可以探索不同ALD厚度刻蚀孔的形状。uR2ednc

SEMulator3D中可以通过ALD厚度实验设计确定这一最佳厚度。该模拟的结果如图5所示,刻蚀自上而下的形状和底部横截面也可见。随着ALD厚度的增加,SiN /基底界面处的孔形状从方形变为圆形,并且逐渐变小。在足够的ALD厚度下,菱形孔的尖端可视度有限,这会导致较低的刻蚀速率且刻蚀保持圆形。在23.5nmALD厚度下得到了此次剖面SiO2SiN刻蚀工艺最均匀的孔形状。uR2ednc

uR2ednc

结论

SEMulator3D中可视刻蚀特征提供了一种模拟与现实刻蚀腔室接近的刻蚀速率的方法。SEMulator3D可视性刻蚀设置,例如角分散和选择比,可以与延时SEM图像进行比较,以验证工艺模型。之后,该工艺模型可以用来探索刻蚀配方变化对不同结构和不同刻蚀次数的影响,免去实际晶圆制造和测试的时间和成本。uR2ednc

责编:DemiuR2ednc

  • 微信扫一扫
    一键转发
  • 最前沿的电子设计资讯
    请关注“电子技术设计微信公众号”
  • 复旦大学研究人员发明晶圆级硅基二维互补叠层晶体管 复旦大学研究团队将新型二维原子晶体引入传统的硅基芯片制造流程,实现了晶圆级异质CFET技术。相比于硅材料,二维原子晶体的单原子层厚度使其在小尺寸器件中具有优越的短沟道控制能力。
  • 英特尔展示下一代半导体器件技术,计划2030年实现万亿级 日前,英特尔在IEDM上展示多项与半导体制造技术相关的研究成果:3D封装技术的新进展,可将密度再提升10倍;超越RibbonFET,用于2D晶体管微缩的新材料,包括仅三个原子厚的超薄材料;能效和存储的新可能,以实现更高性能的计算;量子计算的新进展。此外,英特尔表示,目标是在2030年实现在单个封装中集成一万亿个晶体管。
  • 上海特斯拉前员工:Model Y生产中降低某项重要工艺规格, 据EDN电子技术设计了解,12月8日上午,账号为Laniakea_1188的微博用户公开举报特斯拉,称上海特斯拉在Model Y车型生产过程中,降低某项重要工艺规格问题线索,并指出如果该项变化的风险评估、白车身验证、整车验证不充分,将不能排除影响承载式车身强度乃至整车安全性的可能。
  • 在美国企业抵制之下,美国将放宽联邦机构及承包商使用中 这议案被视为美国《国防授权法案》(NDAA)的一项修正案,遭到美国商会和其他贸易组织的抵制。这些组织在上个月的一封信中称,企业要确定大量电子产品中的芯片是否是中国企业制造的,成本将很高,难度也很大。
  • 台积电1nm制程工艺已实现技术突破,正谋划建1nm工艺工厂 近日有报道称台积电正积极推进1nm制程工艺,并们已在谋划1nm制程工艺工厂的建设事宜,以便按计划量产。早前EDN美国版曾报道台积电1nm制程工艺已实现技术突破,且逐渐成形。
  • 英特尔晶圆代工业务“阵前换将“,影响几何? 在英特尔积极推动的IDM 2.0计划中,最关键的在于重启该公司的代工业务,而今带领该公司晶圆代工业务的关键舵手Thakur即将离去,这将会对英特尔转型计划带来什么挑战?
  • 并购还是有机增长?在市场恐惧时中国芯企业/产业资本该 本文将讨论近期巴菲特在目前的金融市场环境中入手台积电,给企业资本和产业资本为整合资源和各地方政府建设半导体产业生态带来的启发。
  • FinFET交棒GAA?关于GAA制程技术必须知道的事 现在正是FinFET交棒给GAA,以协助半导体产业提升芯片微缩至下一阶段的时候了。这一转型道路上可能不会一帆风顺,因为要打造GAA设计比起FinFET或平面晶体管更复杂得多了...
  • 探访安森美高性能图像传感器新“芯”品 深圳2022高交会期间举办的深圳机器视觉展上,笔者前往展馆实地探访了安森美的一系列高性能新产品。这次安森美带来了XGS系列CMOS图像传感器,特别是基于旗舰产品XGS 45000(4470万像素8192x5460)、XGS 5000(530万像素 2592 x 2048)、XGS12000(1200万像素4096x3072)、XGS 16000(1600万像素4000x4000)等的参考设计。
  • 华为公开EUV光刻新专利,解决相干光无法匀光问题 华为日前公布了一项新专利,展示了一种《反射镜、光刻装置及其控制方法》, 专利申请号为CN202110524685.X,据介绍,这种方法便能够解决相干光因形成固定的干涉图样而无法匀光的问题,在极紫外光的光刻装置基础上进行了优化,进而达到匀光的目的。值得注意的是,光刻机作为半导体制造过程中最核心的设备,同时也是研发难度最高的设备……
  • 英诺赛科:从IDM模式出发,拓展氮化镓应用边界 EDNC小编有幸对氮化镓领域的龙头企业之一英诺赛科进行了采访,让我们一起了解一下作为行业先锋的他们对这一市场有着怎样的思考和布局。
  • NIST 技术同时定位微芯片电路上的多个缺陷 有缺陷的计算机芯片是半导体行业的祸根。即使是包含数十亿个电气连接的芯片中看似微小的缺陷也可能导致计算机或其他敏感电子设备的关键操作失败。通过修改现有的缺陷识别技术,美国国家标准与技术研究院 (NIST) 的研究人员开发了一种方法,可以同时定位同一芯片上多个微电路中的单个电气缺陷。
广告
热门推荐
广告
广告
EE直播间
在线研讨会
广告
广告
面包芯语
广告
向右滑动:上一篇 向左滑动:下一篇 我知道了