广告

半导体存储器的发展历程与当前挑战

2021-10-13 11:12:26 阅读:
利用SEMulator3D虚拟工艺建模平台应对存储器制造挑战

半导体存储器的发展背景Je8ednc

世界上最早的全电子化存储器是1947年在曼彻斯特大学诞生的威廉姆斯-基尔伯恩管 (Williams-Kilburn tube),其原理是用阴极射线管在屏幕表面上留下记录数据的“点”。从那时起,计算机内存开始使用磁存储技术并经历了数代演变,相关系统包括磁鼓存储器、磁芯存储器、磁带驱动器和磁泡存储器。从1970年代开始,主流的集成半导体存储器则主要分为三类:动态随机存取存储器 (DRAM)、静态随机存取存储器 (SRAM) 和闪存。Je8ednc

计算机内存主要是DRAM和SRAM。二者相比,DRAM的存储密度更高,而SRAM则具有最快的片上缓存。这两类半导体存储器都已经历了数十年的发展。DRAM需要周期性刷新才能保持住存储的数据,它的发展主要受存储密度和成本的影响。SRAM不需要周期性刷新就能锁存“0”和“1”信号,影响其发展的主要因素则是单元面积和读取速度。Je8ednc

DRAM技术衍生自早前的随机存取存储器 (RAM)。在DRAM出现之前,RAM是大家比较熟悉的存储器形态,其特点是只能保存正在读/写的数据,一旦关机断电就会擦除所有内存。最早的RAM系统由复杂的电线和磁铁组成,体积庞大且耗电量大,基本不具备实用性。IBM的罗伯特·丹纳德 (Robert Dennard) 改变了这一情况,他发明了使用单个晶体管和存储电容器的RAM存储单元。正是基于他的这项杰出发明,我们才逐渐发展出了在现代计算机中能容纳十亿个甚至更多RAM单元的单芯片。Je8ednc

半导体存储器面临的挑战及应对办法Je8ednc

如今,DRAM技术的发展面临很多和CPU相同的挑战,包括多重图形化、邻近效应和存储节点泄漏等。DRAM的开发需要精确的建模才能预测前述问题的影响并做相应的优化来避免良率受损。举例来说,在确定位线 (BL) 到有源区 (AA) 接触面积时就必须特别注意位线芯轴间隔和掩膜偏移,稍有疏忽就可能导致良率问题。Je8ednc

仅依靠基于晶圆的实验很难找出晶圆级失效的原因并确定与之相关的工艺参数。在工艺变化研究中制造测试晶圆并测量晶圆上的最终接触面积,费时且成本较高。先进的工艺建模技术能帮我们解决前述问题。通过对BL间隔层厚度变化和BL掩膜位移同时建模,基于DoE(实验设计)统计变化研究,可以确定最小接触区域。基于前述研究的结果,结合自带的结构搜索/DRC功能就可以确定具体芯片上的最小接触位置和区域。SEMulator3D®就是一个能完成上述研究的工艺建模平台。基于该平台的工艺变化研究能够帮助我们发现与BL芯轴间隔厚度和掩膜转换相关的潜在问题。图1 (a) 展示的就是用SEMulator3D检查BL间隔厚度和掩膜转换对BL/AA接触面积的影响,而图1 (b) 则显示了最小接触区域在芯片上的位置。Je8ednc

Je8ednc

图1. (a) BL/AA接触面积与BL间隔厚度和掩膜偏移的关系;(b) 最小接触区域及其位置。Je8ednc

DRAM工艺开发还要注意存储节点与相邻有源区的距离,因为过度接近会导致设备短路。一旦发生短路,其背后的根本原因很难确定。但不解决的话,这些问题到了开发后期可能导致严重的可靠性与良率问题。若能在试产之前通过准确地建模确定电容器触点与AA在不同z位置的最小间隙,我们就有可能避免前述的严重后果。图2展示的是在工艺建模过程中确定的BL到AA接触区域,其中高亮部分就是需要通过工艺或设计变更解决的最小间隙问题。通过图中示例可以看出工艺步骤之间复杂的相互影响并最终影响到DRAM的可靠性和良率,因此通过准确的建模来确定这些影响是很有意义的。Je8ednc

Je8ednc

图2. 晶圆制造工艺的虚拟建模 (SEMulator3D),图中展示的存储节点触点与AA之间可能存在短路。Je8ednc

支持多次擦除和重复编程的闪存出现于1984年,目前它已被用于各种消费类设备、企业系统和工业应用的存储和数据传输。闪存可以长期保存数据,即使关机断电也不受影响,其制造技术目前已经从2D转向3D(即3D NAND),以增加存储密度。Je8ednc

单层3D NAND结构的刻蚀非常复杂,因为高深宽比必须在一组交替的材料中刻蚀,同时还要避免刻蚀孔发生弯曲和倾斜,并且需要专门刻蚀出用来分离相邻存储单元的“狭缝”。完整3D NAND结构的刻蚀甚至要更复杂一些,因为其中还包含了形成字线 (WL) 触点所必需的梯式刻蚀。图3展示的是用SEMulator3D建模的完整3D NAND阵列,可以看出最先进的3D NAND存储器结构相当复杂,而且这还只是单层结构。Je8ednc

Je8ednc

图3. 使用SEMulator3D建模的单层3D NAND存储单元。Je8ednc

工艺的复杂性在2D向3D闪存结构的过渡中急剧提升,原因在于3D结构需要多层沟道的刻蚀。当今的大多数3D NAND存储器都有两层,这就意味着可能出现顶层与底层错位问题。图4展示的就是多层3D NAND沟道刻蚀面临的问题和挑战。Je8ednc

Je8ednc

图4. SEMulator3D输出结果,其中展示的是层错位问题和其导致的沟道刻蚀偏移。Je8ednc

这就是层错位和其导致的沟道刻蚀偏移。这种错位可能是工艺差异导致的,并且是任何3D NAND工艺开发都绕不开的问题。从图中示例可以看出,层与层之间的一致性对多层3D NAND存储单元的结构质量有非常重大的影响。DRAM的情况一样,我们可以在SEMulator3D系统中针对3D NAND的层错位问题做DoE统计变化研究,且只需要根据分析结果采取纠正措施即可,无需再花费时间和金钱去进行晶圆测试。Je8ednc

  • 微信扫一扫
    一键转发
  • 最前沿的电子设计资讯
    请关注“电子技术设计微信公众号”
  • 苹果将终止自研5G基带芯片,仍要继续依赖高通 据报道,苹果将停止内部 5G 调制解调器的开发,并可能继续依赖高通。根据一份新报告,苹果似乎远未实现其目标,因为它已决定停止开发内部 5G 调制解调器。这些报道现阶段尚未得到证实,但多个消息来源报道了类似的情况。
  • 首款背接触微米光伏电池问世,阴影效应降低95% 加拿大渥太华大学领导的国际科研团队,研制出了全球首款背接触微米光伏电池,相较于普通的光伏电池,这种背接触电池正面无栅线,正负极全部挪到了电池背面,能让太阳能电池板吸收更多太阳光···
  • 龙芯3A6000问世,国产自研CPU最新里程碑 龙芯3A6000采用的是我国自主设计的指令系统和架构,无需依赖任何国外授权技术,是我国自主研发、自主可控的新一代通用处理器,标志着我国自主研发的CPU在自主可控程度和产品性能方面达到新高度,性能达到国际主流产品水平···
  • 存储技术新突破,10PB单盘使用寿命超过5000年 这项技术来自于德国初创公司Cerabyte,这家公司利用一种在陶瓷镀膜玻璃的陶瓷物质层上创建微孔的技术,来实现这一目标···
  • 台积电前研发副总裁:华为可在现有DUV设备上制造5纳米芯 被誉为"芯片大师"的台积电前研发副总裁林本坚表示,华为在现有的DUV设备上制造5纳米芯片组是可行的。
  • 基本半导体:功率半导体的碳化硅时代 随着技术的不断进步和成本的降低,碳化硅的应用领域将不断扩大。未来几年,电力电子、新能源、汽车制造等领域对碳化硅的需求将继续保持高速增长。同时,5G通信、物联网、人工智能等新兴领域也将为碳化硅产业带来巨大的发展机遇。
  • 台积电:半导体制程技术发展的三大趋势 颠覆式技术的出现使半导体含量持续增加,算力和能效比需求的不断提升驱动制程技术发展,台积电(中国)有限公司副总经理陈平博士指出制程技术发展趋势主要有三点……
  • 长电科技:高性能先进封装助力临港打造完整的半导体生态 在“2023中国临港国际半导体大会”上,长电汽车电子事业部副总裁、总经理兼长电汽车电子上海有限公司总经理郑刚发表了“高性能先进封装助力临港打造完整的半导体生态圈”主题演讲
  • 芯片级粒子加速器,硬币大小的地方都能安装? FAU的研究团队开发了一种粒子加速器,成功使用这种纳米级装置来加速电子并获得了显著能量增益,并且这种粒子加速器非常小,仅有0.5mm长,225nm宽,甚至可以装在1美分硬币上···
  • 自己拆解维修联想ideapad 520笔记本电脑 笔者维修的是一台联想ideapad 520笔记本电脑,维修内容包括更换键盘(部分按键无法使用)、更换衰减的电池、磨损的以太网连接器,引脚损坏,不支持1GBE连接,只能进行快速以太网。
  • SK海力士计划将GPU和内存半导体集成到单个封装中 SK海力士近期新增了大量逻辑(系统)半导体设计人员,多名骨干人员组成团队,开始研究半导体设计。据悉,SK海力士决定从HBM4开始,挑战在同一个芯片上同时实现存储半导体和逻辑半导体的方法。一位业内人士表示,“‘半导体游戏规则’可能在10年内改变”,“区分存储半导体和逻辑半导体可能变得毫无意义”。
  • 高通发布骁龙7 Gen 3:AI功能更强大,或首发于荣耀和Vivo 该处理器采用台积电 4nm 工艺制造,具有 1+3+4 CPU 配置。Kryo CPU 提供主频为 2.63GHz 的主核心,还有 3 个主频为 2.4GHz 的性能核心,还有四个主频为 1.8GGHz 的高效核心。
广告
热门推荐
广告
广告
EE直播间
在线研讨会
广告
广告
面包芯语
广告
向右滑动:上一篇 向左滑动:下一篇 我知道了