设计和制作芯片封装的工程师成为今年Semicon West备受瞩目的焦点。封装工程师的工作通常较鲜为人知，但他们现在必须随时待命，以协助推动如今更为分歧的半导体技术蓝图持续前进。
在Semicon West发表演说的主讲人指出，「摩尔定律」(Moore’s law)日益接近经济效益的终点，在追逐尺寸更小、成本更低但更快速的芯片发展道路上，它所能带来的投资报酬率正持续递减中。透过封装工程师的巧思，可望以创新的方式将各个芯片堆叠成更强大的装置，同时有助于扭转这一困境。
目前正为新的半导体发展蓝图监督芯片堆叠任务的资深工程教育家兼企业家Bill Bottoms说：「整合就是未来。」(Integration is the future.)据他估计，设计传统的5nm芯片成本可能高达6亿美元，而且「这并无以为继」。
为了克服这一困境，来自英特尔(Intel)和台积电(TSMC)的工程师以及一项政府研究计划进一步描述了目前的封装技术进展以及未来的挑战。他们期望打造像乐高(Lego)积木一样可相互进行模块化组装的一系列「小芯片」(chiplet)，为其定义标准接口，并推动其互连至10微米甚至更小。
英特尔模块工程总监Rahul Manepalli列出了一些现有的重大挑战：
- 互连接口必须进一步缩小，让每平方毫米可达到超过250个I/O。
- 需要新材料以实现更高的讯号传输速度以及不至于在压力下翘曲的链路。
- 芯片堆叠中所使用的玻璃和有机面板需要标准尺寸。
- 封装需要采用目前晶圆厂所使用的阻障层。
- 封装制造商需要采用晶圆厂使用的严格制程控制以及自动化技术。
他说：「封装最终看起来将会越来越像晶圆产线后段制程中所采用的铜对铜互连。」
Manepalli指出，最近业界积极聚焦于封装技术的行动「令人振奋」。他在取得半导体封装相关的博士学位后，已在英特尔钻研此领域约20年了。他曾经协助设计了英特尔的嵌入式多芯片互连桥接(EMIB)，这是该公司迄今在芯片堆叠方面所取得的重大成就。
英特尔至今已经出货了超过1百万台使用EMIB的装置，在FPGA与串行解串器(serdes)之间或PC处理器和GPU之间建立桥接。讽刺的是，这项工作最初是针对智能型手机SoC而开发的。
今年稍晚，英特尔将会推出代号为Lakefield的笔记本电脑芯片，该芯片采用另一项称为Foveros的新芯片堆叠技术，可将两块芯片面对面连接起来。英特尔的目标是在2020年底，将EMIB和Foveros这两项技术结合起来，以打造更强大的多芯片堆叠。
台积电勾勒未来的芯片互连和封装技术动态。（来源：TSMC）
台积电、DARPA分享芯片堆叠蓝图
台积电也和英特尔一样，对于结合前段与后端晶圆厂技术抱持长远的看法，期望该技术组合可用于打造一种涵盖任何应用的各种3D堆栈。为了达到这一目标，台积电至今已经为特定市场开发至少8种新的封装组合了。
台积电负责封装研发的处长余国宠(K.C. Yee)介绍目前的封装技术选项，包括为Nvidia和Xilinx等公司打造的2x CoWoS绘图芯片，以及为苹果(Apple)和其它公司提供的更低成本智能型手机方案。
在中介层技术上市的五年来，台积电已经为客户投片超过50种CoWoS设计了。拥有20年封装技术经验的Yee在2011年加入台积电，当时正值该公司全力冲刺芯片堆叠技术之际。
台积电为各种手机组件定义不同的InFO技术（来源：TSMC）
不过，英特尔、台积电等巨头可能还需要几年的时间才能开发出更成熟的产品，并在标准方面达成共识。为了实现这一目标，Andreas Olofsson开始负责一项美国政府的芯片堆叠研究计划。
Olofsson说：「过去一年半以来，我们一直在讨论串行与平行连接的优缺点。」不过，他强调，政府研究计划终究「不是推动标准的组织......我们主要任务在于探索如何权衡折衷，但并不会建立标准——标准必须来自于产业界。」
然而，这个由9家公司和3所大学组成的组织开始取得了进展。英特尔为EMIB的物理层互连接口——先进接口总线(AIB)，发布了规格和参考设计。Olofsson说：「对此感兴趣的任何人都可以很快地启动并执行，因为它提供了完整的记录。」
英特尔将在今秋推出Stratix X FPGA，透过55微米铜柱凸块技术的EMIB连接至Jariet的64GSample/s雷达芯片。Olofsson说，这项成果将展现「打造最强大雷达芯片的最低成本方式」。
这项计划还包括其他研究，美国加州大学洛杉矶分校(UCLA)展示其打造10微米互连技术的进展。Lockheed Martin公司并对其板卡设计所需的小芯片类型进行了分析。
同时，还有21个技术工作小组已经为一项芯片堆叠开发蓝图发表大约10个章了。Bottoms说，这份产业开发蓝图预计将在今年年底前完成。
明年，该工作小组还将听取来自全球工程师的反馈意见，并在21个团队之间启动合作计划。
Bottoms说，这项任务「已经刺激了一些竞争前的合作，而且还将加速进展。」
例如，一项研究200mm和300mm晶圆的计划发现具有1mm翘曲的芯片可实现容许的良率范围，但接近5mm翘曲的芯片则否。「我们花了好几年的时间才把这项计划结合在一起，」他说。
Bottoms预测，业界正在酝酿一波采用微型系统级封装(SiP)组件的趋势。例如，最新型的Apple Watch就是至今即将推出的少数几例SiP产品之一。
如今大多数「主要的系统公司都有多项SiP计划进行中。你将会在今年看到更多这一类的产品，而且预计在未来的两三年后将无处不在。」
(原文发表于ASPENCORE旗下EDN姐妹媒体EETimes，参考链接：Chip Stacks Hit Semicon Spotlight，编译：Susan Hong)
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