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适用于中压电网应用的碳化硅电源模块封装解决方案

2024-02-10 09:00:00 Sonu Daryanani 阅读:
本文概述了弗吉尼亚理工大学电力电子系统中心的Christina DiMarino教授及其团队在高密度、高速10kV碳化硅电源模块封装方面所做的工作。

在1-35kV范围内的中压(MV)配电和电源转换应用中,一些电力电子应用包括用于太阳能等可再生能源系统的并网逆变器和DC/DC转换器、电源管理和中断器件(例如固态断路器)、用于直流微电网1的DC/DC转换器,以及需要双向逆变器的电池储能系统。4Bnednc

这些应用传统上依赖于硅(Si)基器件,例如绝缘栅双极晶体管(IGBT)。碳化硅(SiC)功率器件由于具有更宽的禁带宽度、更低的本征载流子密度、更高的热导率和更高的饱和速度等材料优势,因此与硅器件相比具有许多优点。这些优势包括:在给定额定电压下,具有更低的比导通电阻RDS(on);与硅相比,具有更高的额定电压(例如,SiC MOSFET的电压高达15kV,而Si IGBT的电压仅为6.5kV);在给定RDS(on)下,由于裸片尺寸更小,电容会低得多。将更低的传导和开关损耗、更高的开关频率和更简单的冷却要求等优势结合起来,可以降低电源转换损耗,提高效率、简化转换器拓扑结构、显著提高高温额定值和性能,并减小尺寸、重量和系统成本。4Bnednc

这些中压电网应用中使用的高压(HV,大于3.3kV额定值)SiC器件和模块的封装面临着一些挑战。本文总结了弗吉尼亚理工大学电力电子系统中心(CPES)的Christina DiMarino教授及其团队在高密度、高速10kV SiC电源模块封装方面所做的工作。CPES专注于改善电源处理和配电系统的研究和开发,包括电源转换架构、电力电子器件、建模、电能质量和高密度集成。4Bnednc

高压SiC器件/模块封装面临的挑战

  • 由于开关速度更快,SiC器件对封装的寄生电感更加敏感。这些寄生电感会与器件电容产生谐振,造成不良的电磁干扰。在高速瞬态电流(di/dt)期间,器件上会产生较大的过电压,从而降低器件的可靠性或导致灾难性故障。
  • 并联器件通常用于实现模块额定电流。寄生电感/电容或静态器件参数(如阈值电压)的不平衡会导致并联裸片上出现不同的瞬态电压过冲。过冲较高的裸片开关损耗会更大,因此温度也会更高。这会缩短模块的使用寿命。通常会添加外部栅极电阻来控制过冲,但这会增加开关时间,从而增加损耗。有人提出了低电感无键合线互连方案,例如采用金属柱互连平行板2。可以使用去耦电容器来减轻寄生电感的影响。一种方法是将电容器放置在功率器件上方,形成垂直电源回路,保持水平模块封装尺寸不变3
  • 传统的电源模块包括绝缘陶瓷衬底(例如直接键合铜DBC)与散热器之间的寄生电容,散热器通常处于地电位。在较高的瞬态电压(dv/dt)下,该电容会成为共模(CM)电流流经系统地的通路。滤波器和扼流圈可以缓解这一问题,但会增加成本和复杂性。可以使用多层陶瓷衬底增加屏蔽层,将CM电流返回到裸片,同时降低高频噪声4
  • 这些高压器件中产生的高电场可能会超过封装中介电材料的击穿强度。这会产生局部放电(PD),从而损坏绝缘陶瓷衬底。降低绝缘衬底附近的电场,从而提高局部放电起始电压(PDIV)是关键所在,因为PD通常就发生在这里5

1显示了上面讨论的一些挑战。4Bnednc

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图1:电源模块封装面临的挑战。4Bnednc

高密度、高速10kV电源模块封装方案

CPES的DiMarino团队为10kV、350mΩ SiC电源模块提出了一种创新的封装解决方案,该模块具有高开关速度、更高的HV性能和更低的CM电流6。还对该提出封装的关键方面进行了实验验证。图2显示了半桥模块的原理图和3D模型。4Bnednc

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图2:提出的封装——(a)原理图;(b)底部堆叠衬底,内含六个10kV MOSFET裸片和柱子;(c)顶部堆叠衬底,内嵌去耦电容;(d)侧视图,显示了过孔和PCB;(e)带有弹簧端子的模块;(f)带集成直接衬底冷却器的外壳。4Bnednc

下面将讨论一些主要的设计和装配特点:4Bnednc

  • 半桥模块的每个分支具有三个10kV SiC MOSFET。不使用外部反并联二极管。SiC MOSFET体二极管的重大改进实现了对称反向传导和低恢复损耗7
  • 模块封装尺寸为74×49×11mm(不含外壳),功率密度为13W/mm3。增加外壳和集成冷却器后,净功率密度为4W/mm3
  • 在电源模块中,电场集中在陶瓷、金属和封装的交叉点5,即三重点。堆叠DBC衬底可以减少块状陶瓷内和关键三重点处的电场8。最坏情况下的电场是在低侧开关导通时产生的。对这种情况下的电场进行模拟后得出的结论是,在堆叠陶瓷方法中,中间金属层应连接到直流母线电压的一半,即本例中的5kV。与单衬底情况相比,峰值电场降低了58%,并且均匀分布在两个块状陶瓷衬底内。可以用一对5kV陶瓷去耦电容器实现半总线的创建,如图2(c)所示。电容器的5kV中点连接采用金属柱和过孔,如图2(d)所示,并与底部DBA叠层的中间金属层相连。提出的模块具有平面夹层结构。它使用了四个衬底,如图2(d)所示,其中两个(DBA1、DBA2)位于裸片下方,另外两个(DBA3、DBA4)位于芯片上方。堆叠衬底的方法有效地提高了PDIV。该团队开发了一种压力辅助银(Ag)烧结工艺,用于键合底部50×50mm和顶部35×75mm堆叠衬底。与焊料相比,银烧结具有空隙含量低、导热率高和可靠性高的优点,而且能够经历多次烧结循环而不影响先前烧结的接点。印刷浆料涂抹并干燥后,在液压机中施加1MPa的压力,温度升至260℃进行烧结。衬底在均匀压力下冷却,以防止铝(Al)和氮化铝(AlN)之间的热膨胀系数(CTE)不匹配造成弯曲或开裂。测得的线路热阻为0.11-0.14K/W,表明均匀性良好。
  • 使用钼(Mo)制成的金属柱可增加距离,从而减小裸片和顶部衬底之间的电场。选择Mo是因为它的CTE低。该团队尝试了无压银烧结法和压力辅助银烧结法来进行来固定金属柱,结果发现两者的键合强度相似。最佳的柱子高度是电磁性能和静电性能之间的权衡,柱子越短,寄生电感和电阻越小,但电场强度越大。电场需要低于封装材料的击穿强度。对电场分布的模拟表明,当柱子高度从1mm增加到2mm时,电场会显著降低;因此,该团队选择了2mm的高度。
  • 图2(a)中所示的S1D2节点在D1和S2之间切换时,会出现较高的dv/dt。为了将系统地处产生的电流转移回直流总线9,可以将堆叠DBC布局中的中间金属层与正极或负极母线绑定。转移回的电流大小取决于连接回直流母线的高频阻抗;因此,此CM屏蔽层的实现至关重要。将中间金属层连接到去耦电容器的中点,可为CM电流创建一条低电感通路,平衡并降低MOSFET开关对的电源回路电感,并降低三重点处的峰值电场。
  • 最终模块的电源回路电感为每对MOSFET 4.4nH10,这是迄今为止报道的10kV SiC电源模块中电感最低的模块之一。
  • 外壳对整体尺寸、热阻和额定电压有重大影响。图3显示了外壳设计。外部母线排安装在顶部,并通过安装螺钉施加压力。压力会压缩弹簧,直到母线排接触到外壳盖中的突出部分。由于弹簧没有暴露,因此爬电距离和电气间隙限制并不适用。这些突出部分在外壳盖和母线排之间形成了明确的空气隙,可对其进行调整,以权衡PDIV和增加连接距离产生的寄生电感/电阻。间隙越大,PDIV和寄生电感/电阻就越大。该团队选择1mm的突起高度。即使如此,如图4(a)中的电场模拟所示,场强仍超过了空气中3kV/mm的击穿电压。因此,建议在母线排内设置与弹簧端子电位相同的电场控制板,将峰值电场从空气转移到母线排内的固体绝缘层,如4(b)所示。

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图3:外壳设计——(a)带外壳和盖子的模块;(b)带母线排的模块;(c)模块侧视图;(d)母线排压缩弹簧端子的模块。4Bnednc

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图4:电场分布模拟——(a)母线排PCB内无电场分级板;(b)母线排PCB内有电场分级板。4Bnednc

  • 用于冷却的底板和导热油脂会增加净热阻,并在陶瓷衬底上产生弯曲应力。在提出的封装中,底部DBA按比例安装在外壳上,并使用目标射流冲击冷却系统,将冷却剂直接喷射到衬底的下表面11
  • 由于与焊料相比,银烧结的热阻抗更低,热循环能力更强,因此选择银烧结用于裸片贴装。由于10kV SiC MOSFET裸片背面镀了金(Au),而银的扩散速度比金快,因此需要根据烧结曲线来限制银的扩散并防止空隙形成。因此,本研究采用了90分钟、230℃的烧结条件。平均剪切强度达到15MPa。施加压力可将其提高到约25MPa,但同时烧结多个裸片时会增加复杂性。
  • 该团队制作了一个原型模块,其中使用的弹簧的连续额定电流为10A。外壳和集成射流冲击冷却器是由高温树脂3D打印而成的。封装材料选择了低粘度的硅凝胶,因为其加工简单,气穴少,可靠性高。

1列出了模块原型的工艺步骤和所选材料。4Bnednc

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表1:10kV SiC模块选择的封装工艺和材料。4Bnednc

原型测试结果

5显示了使用两个10kV SiC MOSFET进行双脉冲测试时模块的开关性能。测试电压为5kV,电流为20A,导通和关断栅极电阻分别为0.33Ω和0.17Ω。表2列出了该测试的瞬态参数。观察到的过冲和振铃微乎其微,表明栅极回路和源极回路电感较低。这些结果是类似额定SiC MOSFET和IGBT的最快开关速度之一。4Bnednc

CM屏蔽层的有效性是在地通路中使用带宽为200MHz的RF电流互感器测量的。图6显示了三个并联MOSFET的关断波形。在2kV总线电压下,dv/dt为25V/ns。如图所示,CM屏蔽层将地电流过冲从2A降低至0.2A,验证了其有效性。4Bnednc

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图5:10kV模块原型的开关波形。4Bnednc

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表2:10kV、350mΩ SiC MOSFET模块原型开关结果。4Bnednc

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图6:采用CM屏蔽和不采用CM屏蔽的地电流关断波形对比。4Bnednc

该团队使用50kV、60Hz交流激励源和PD传感器进行PD测试。这些测试是在内部堆叠衬底以及带有内部电场分级的PCB母线排上完成的。为了比较单一衬底与堆叠衬底,他们使用了1mm厚的金属走线之间间隔为2mm的图案化AlN-DBA衬底,其中中间金属的电压为所施加电压的一半。4Bnednc

3所示,与单衬底情况相比,当中间金属连接到所施加电压的一半时,堆叠衬底上的PDIV在空气中增加了53%,在封装情况下增加了40%以上。他们还使用PD测试验证了带有内部电场分级板的PCB母线排。如表3所示,母线排在空气中的PDIV值为12.4kV,在母线排上安装了PD虚拟模块后,空气中的PDIV值为11.6kV。4Bnednc

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表3:局放测试总结。4Bnednc

原型模块的热特性分析表明,结点到环境的比热阻最低为26mm2·K/W(0.38K/W)114Bnednc

DiMarino总结道:“我们CPES为10kV SiC MOSFET提出了一种高密度、高速模块封装,可用于各种中压电源转换和配电应用。我们的封装方法侧重于低寄生效应、减少CM电流、实现高PD电压和降低热阻。这样,我们就能真正利用碳化硅材料的优异特性,在这一电压领域创造出高效的解决方案。”4Bnednc

参考文献

1Wang, F., and Ji, S. (March 2021). “Benefits of high-voltage SiC-based power electronics in medium-voltage power-distribution grids.” Chinese Journal of Electrical Engineering, Vol. 7, No. 1.4Bnednc

2Haque et al. (1999). “An innovative technique for packaging power electronics building blocks using metal posts interconnected parallel plate structures.” IEEE Transactions on Advanced Packaging, Vol. 22, No. 2, pp. 136–144.4Bnednc

3Hoene, E., Ostmann, A., and Marczok, C. (February 2014). “Packaging Very Fast Switching Semiconductors.” 8th International Conference on Integrated Power Electronics Systems.4Bnednc

4Huber, T., Kleimaier, A., and Kennel, R. (September 2017). “Ultra-low inductive power module design with integrated common mode noise shielding.” 19th European Conference on Power Electronics and Applications.4Bnednc

5Bayer et al. (March 2016). “Enhancing partial discharge inception voltage of DBCs by geometrical variations based on simulations of the electric field strength.” 9th International Conference on Integrated Power Electronics Systems.4Bnednc

6DiMarino et al. (March 2020). “Design and Experimental Validation of a Wire-Bond-Less 10-kV SiC MOSFET Power Module.” IEEE Journal of Emerging and Selected Topics in Power Electronics, Vol. 8, No. 1, pp. 381–394.4Bnednc

7Passmore et al. (2016). “The next generation of high voltage (10 kV) silicon carbide power modules.” IEEE Workshop on Wide Bandgap Power Devices and Applications.4Bnednc

8Hohlfeld et al. (March 2012). “Stacked substrates for high voltage applications.” 7th International Conference on Integrated Power Electronics Systems.4Bnednc

9Domes, D. (May 14, 2013). Semiconductor arrangement. U.S. Patent 8441128B2.4Bnednc

10DiMarino et al. (October 2017). “Design of a novel, high-density, high-speed 10 kV SiC MOSFET module.” 2017 IEEE Energy Conversion Congress and Exposition.4Bnednc

11Mouawad et al. (May 2018). “Development of a highly integrated 10 kV SiC MOSFET power module with a direct jet impingement cooling system.” IEEE 30th International Symposium on Power Semiconductor Devices and ICs.4Bnednc

原文标题:4Bnednc

(原文刊登于EDN姊妹网站Power Electronics News,参考链接:SiC Power Module Packaging Solutions for MV Grid Applications,由Franklin Zhao编译。)4Bnednc

本文为《电子技术设计》2024年3月刊杂志文章,版权所有,禁止转载。免费杂志订阅申请点击这里4Bnednc

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