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数字IC设计工程师笔试面试题(五)

2021-07-15 阅读:
设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱数。 

1、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱。z51ednc

1、确定输入输出,投1分钱A=1,投2分钱B=1,投5分钱C=1,给出报纸Y=1z51ednc

2、确定状态数画出状态转移图,没有投币之前的初始状态S0,投入了1分硬币S1,投入了2分硬币S2,投入了3分硬币S3,投入了4分硬币S4。z51ednc

3、画卡诺图或者是利用verilog编码z51ednc

2、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱数。 z51ednc

(1)画出fsm(有限状态机);(2)用verilog编程,语法要符合FPGA设计的要求。z51ednc

3、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:z51ednc

(1)画出fsm(有限状态机);z51ednc

(2)用verilog编程,语法要符合fpga设计的要求;(3)设计工程中可使用的工具及设计大致过程。z51ednc

1、输入A=1表示投5分钱,B=1表示投10分钱,输出Y=1表示给饮料,Z=1表示找零z51ednc

2、确定状态数,没投币之前S0,投入了5分S1z51ednc

4、画出可以检测10010串的状态图,并verilog实现之。z51ednc

1、输入data,1和0两种情况,输出Y=1表示连续输入了10010z51ednc

2、确定状态数没输入之前S0,输入一个0到了S1,10为S2,010为S3,0010为S4z51ednc

5、用FSM实现101101的序列检测模块。z51ednc

a为输入端,b为输出端,如果a连续输入为101101则b输出为1,否则为0。z51ednc

例如 a:0001100110110110100110z51ednc

b:0000000000100100000000 z51ednc

请画出state machine;请用RTL描述其state machine。z51ednc

确定状态数,没有输入或输入0为S0,1为S1,01为S2,101为S3,1101为S4,01101为S5。知道了输入输出和状态转移的关系很容易写出状态机的verilog代码,一般采用两段式状态机z51ednc

6、给出单管DRAM的原理图z51ednc

7、什么叫做OTP片(OTP(一次性可编程))、掩膜片,两者的区别何在?z51ednc

OTP与掩膜 OTP是一次性写入的单片机。过去认为一个单片机产品的成熟是以投产掩膜型单片机为标志的。由于掩膜需要一定的生产周期,而OTP型单片机价格不断下降,使得近年来直接使用OTP完成最终产品制造更为流行。它较之掩膜具有生产周期短、风险小的特点。z51ednc

近年来,OTP型单片机需量大幅度上扬,为适应这种需求许多单片机都采用了在系统编程技术(In System Programming)。未编程的OTP芯片可采用裸片Bonding技术或表面贴技术,先焊在印刷板上,然后通过单片机上引出的编程线、串行数据、时钟线等对单片机编程。解决了批量写OTP 芯片时容易出现的芯片与写入器接触不好的问题。使OTP的裸片得以广泛使用,降低了产品的成本。编程线与I/O线共用,不增加单片机的额外引脚。而一些生产厂商推出的单片机不再有掩膜型,全部为有ISP功能的OTP。z51ednc

8、你知道的集成电路设计的表达方式有哪几种?z51ednc

9、描述你对集成电路设计流程的认识。z51ednc

制定规格书-任务划分-设计输入-功能仿真-综合-优化-布局布线-时序仿真时序分析-芯片流片-芯片测试验证z51ednc

10、描述你对集成电路工艺的认识。z51ednc

工艺分类:TTL,CMOS两种比较流行,TTL速度快功耗高,CMOS速度慢功耗低。z51ednc

集成电路的工艺主要是指CMOS电路的制造工艺,主要分为以下几个步骤:衬底准备-氧化、光刻-扩散和离子注入-淀积-刻蚀-平面化。z51ednc

11、简述FPGA等可编程逻辑器件设计流程。z51ednc

通常可将FPGA/CPLD设计流程归纳为以下7个步骤,这与ASIC设计有相似之处。z51ednc

1.设计输入。Verilog或VHDL编写代码。z51ednc

2.前仿真(功能仿真)。设计的电路必须在布局布线前验证电路功能是否有效。(ASCI设计中,这一步骤称为第一次Sign-off)PLD设计中,有时跳过这一步。z51ednc

3.设计编译(综合)。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程,即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。z51ednc

4.优化。对于上述综合生成的网表,根据布尔方程功能等效的原则,用更小更快的综合结果代替一些复杂的单元,并与指定的库映射生成新的网表,这是减小电路规模的一条必由之路。z51ednc

5.布局布线。z51ednc

6.后仿真(时序仿真)需要利用在布局布线中获得的精确参数再次验证电路的时序。(ASCI设计中,这一步骤称为第二次Sign—off)。z51ednc

7.生产。布线和后仿真完成之后,就可以开始ASCI或PLD芯片的投产z51ednc

12、分别写出IC设计前端到后端的流程和eda工具。z51ednc

逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真)-预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测试--芯片应用。z51ednc

在验证过程中出现的时序收敛,功耗,面积问题,应返回前端的代码输入进行重新修改,再仿真,再综合,再验证,一般都要反复好几次才能最后送去foundry厂流片。(设计公司是fabless)z51ednc

数字IC设计流程z51ednc

1.需求分析(制定规格书)。分析用户或市场的需求,并将其翻译成对芯片产品的技术需求。z51ednc

2.算法设计。设计和优化芯片钟所使用的算法。这一阶段一般使用高级编程语言(如C/C++),利用算法级建模和仿真工具(如MATLAB,SPW)进行浮点和定点的仿真,进而对算法进行评估和优化。z51ednc

3.构架设计。根据设计的功能需求和算法分析的结果,设计芯片的构架,并对不同的方案进行比较,选择性能价格最优的方案。这一阶段可以使用SystemC语言对芯片构架进行模拟和分析。z51ednc

4.RTL设计(代码输入)。使用HDL语言完成对设计实体的RTL级描述。这一阶段使用VHDL和Verilog HDL语言的输入工具编写代码。z51ednc

5. RTL验证(功能仿真)。使用仿真工具或其他RTL代码分析工具,验证RTL代码的质量和性能。z51ednc

6.综合。从RTL代码生成描述实际电路的门级网表文件。z51ednc

7.门级验证(综合后仿真)。对综合产生的门级网表进行验证。这一阶段通常会使用仿真、静态时序分析和形式验证等工具。z51ednc

8. 布局布线。后端设计对综合产生的门级网表进行布局规划(Floorplanning)、布局(Placement)、布线(Routing),生成生产用的版图。z51ednc

9.电路参数提取确定芯片中互连线的寄生参数,从而获得门级的延时信息。z51ednc

10.版图后验证。根据后端设计后取得的新的延时信息,再次验证设计是否能够实现所有的功能和性能指标。z51ednc

11.芯片生产。生产在特定的芯片工艺线上制造出芯片。z51ednc

12. 芯片测试。对制造好的芯片进行测试,检测生产中产生的缺陷和问题。z51ednc

数字IC后端设计流程z51ednc

1. 数据准备z51ednc

对于 Cadance的 SE而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表,具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF(Design Exchange Format)文件。(对synopsys 的Astro 而言, 经过综合后生成的门级网表,时序约束文件 SDC 是一样的,Pad的定义文件--tdf , .tf 文件 --technology file, Foundry厂提供的标准单元、宏单元和I/O Pad的库文件就与FRAM, CELL view, LM view 形式给出(Milkway 参考库 and DB, LIB file)z51ednc

2.布局规划z51ednc

主要是标准单元、I/O Pad和宏单元的布局。I/O Pad预先给出了位置,而宏单元则根据时序要求进行摆放,标准单元则是给出了一定的区域由工具自动摆放。布局规划后,芯片的大小,Core的面积,Row的形式、电源及地线的Ring和Strip都确定下来了。如果必要在自动放置标准单元和宏单元之后, 你可以先做一次PNA(power network analysis)--IR drop and EM .z51ednc

3. Placement -自动放置标准单元z51ednc

布局规划后,宏单元、I/O Pad的位置和放置标准单元的区域都已确定,这些信息SE(Silicon Ensemble)会通过DEF文件传递给PC(Physical Compiler),PC根据由综合给出的.DB文件获得网表和时序约束信息进行自动放置标准单元,同时进行时序检查和单元放置优化。如果你用的是PC +Astro那你可用write_milkway, read_milkway传递数据。z51ednc

4. 时钟树生成(CTS Clock tree synthesis)z51ednc

芯片中的时钟网络要驱动电路中所有的时序单元,所以时钟源端门单元带载很多,其负载延时很大并且不平衡,需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。z51ednc

5. STA静态时序分析和后仿真z51ednc

时钟树插入后,每个单元的位置都确定下来了,工具可以提出Global Route形式的连线寄生参数,此时对延时参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后,将这来两个文件传递给前端人员做后仿真。对Astro 而言,在detail routing 之后, 用starRC XT参数提取,生成的E.V和.SDF文件传递给PrimeTime做静态时序分析,那将会更准确。z51ednc

6. ECO(Engineering Change Order)z51ednc

针对静态时序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动.z51ednc

7. filler的插入(pad fliier, cell filler)z51ednc

Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O Pad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计需要。z51ednc

8.布线(Routing)z51ednc

Global route-- Track assign --Detail routing—Routing optimization布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下,根据电路的连接关系将各单元和I/O Pad用互连线连接起来,这些是在时序驱动(Timing driven ) 的条件下进行的,保证关键时序路径上的连线长度能够最小。--Timing report clearz51ednc

9. Dummy Metal的增加z51ednc

Foundry厂都有对金属密度的规定,使其金属密度不要低于一定的值,以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而降低电路的性能。加入Dummy Metal是为了增加金属的密度。z51ednc

10. DRC和LVSz51ednc

DRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,width),它也包括天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进行比较,来保证流片出来的版图电路和实际需要的电路一致。DRC和LVS的检查--EDA工具Synopsy hercules/ mentor calibre/ CDN Dracula进行的.Astro also include LVS/DRC check commands.z51ednc

11. Tape outz51ednc

在所有检查和验证都正确无误的情况下把最后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造z51ednc

13、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.z51ednc

综合-布局布线-时序仿真-时序分析z51ednc

简单说来,一颗芯片的诞生可以分成设计和制造。当设计结束的时候,设计方会把设计数据送给制造方。tapeout 是集成电路设计中一个重要的阶段性成果,是值得庆祝的。庆祝之后,就是等待,等待制造完的芯片回来做检测,看是不是符合设计要求,是否有什么严重的问题等等。z51ednc

In electronics,tape-out is the name of the final stage of the design of an integrated circuitsuch as a microprocessor; the point at which the description of a circuit issent for manufacture.z51ednc

14、是否接触过自动布局布线?请说出一两种工具软件。自动布局布线需要哪些基本元素?z51ednc

自动布局布线其基本流程如下:z51ednc

1、读入网表,跟foundry提供的标准单元库和Pad库以及宏模块库进行映射;z51ednc

2、整体布局,规定了芯片的大致面积和管脚位置以及宏单元位置等粗略的信息;z51ednc

3、读入时序约束文件,设置好timing setup菜单,为后面进行时序驱动的布局布线做准备;z51ednc

4、详细布局,力求使后面布线能顺利满足布线布通率100%的要求和时序的要求;z51ednc

5、时钟树综合,为了降低clock skew而产生由许多buffer单元组成的“时钟树”;z51ednc

6、布线,先对电源线和时钟信号布线,然后对信号线布线,目标是最大程度地满足时序;z51ednc

7、为满足design rule从而foundry能成功制造出该芯片而做的修补工作,如填充一些dummy等。z51ednc

常用的工具有Synopsys的ASTRO,Cadence的SE,ISE,Quartus II也可实现布局布线。z51ednc

15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么?z51ednc

典型工艺:氧化,离子注入,光刻,刻蚀,扩散,淀积。/0.13,90,65z51ednc

制造工艺:我们经常说的0.18微米、0.13微米制程,就是指制造工艺了。制造工艺直接关系到cpu的电气性能。而0.18微米、0.13微米这个尺度就是指的是cpu核心中线路的宽度。线宽越小,cpu的功耗和发热量就越低,并可以工作在更高的频率上了。所以以前0.18微米的cpu最高的频率比较低,用0.13微米制造工艺的cpu会比0.18微米的制造工艺的发热量低都是这个道理了。z51ednc

16、请描述一下国内的工艺现状。z51ednc

17、半导体工艺中,掺杂有哪几种方式?z51ednc

根据掺入的杂质不同,杂质半导体可以分为N型和P型两大类。N型半导体中掺入的杂质为磷等五价元素,磷原子在取代原晶体结构中的原子并构成共价键时,多余的第五个价电子很容易摆脱磷原子核的束缚而成为自由电子,于是半导体中的自由电子数目大量增加,自由电子成为多数载流子,空穴则成为少数载流子。z51ednc

P型半导体中掺入的杂质为硼或其他三价元素,硼原子在取代原晶体结构中的原子并构成共价键时,将因缺少一个价电子而形成一个空穴,于是半导体中的空穴数目大量增加,空穴成为多数载流子,而自由电子则成为少数载流子。z51ednc

18、描述CMOS电路中闩锁效应产生的过程及最后的结果?z51ednc

闩锁效应是CMOS工艺所特有的寄生效应,严重会导致电路的失效,甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的,当其中一个三极管正偏时,就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻,使寄生的三极管不会处于正偏状态。z51ednc

静电是一种看不见的破坏力,会对电子元器件产生影响。z51ednc

ESD 和相关的电压瞬变都会引起闩锁效应(latch-up)是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上,则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏,并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下,器件在电源与地之间形成短路,造成大电流、EOS(电过载)和器件损坏。z51ednc

19、解释latch-up现象和Antenna effect及其预防措施。z51ednc

在芯片生产过程中,暴露的金属线或者多晶硅(polysilicon)等导体,就象是一根根天线,会收集电荷(如等离子刻蚀产生的带电粒子)导致电位升高。z51ednc

天线越长,收集的电荷也就越多,电压就越高。若这片导体碰巧只接了MOS 的栅,那么高电压就可能把薄栅氧化层击穿,使电路失效,这种现象我们称之为“天线效应”。随着工艺技术的发展,栅的尺寸越来越小,金属的层数越来越多,发生天线效应的可能性就越大。z51ednc

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(来源:微信公众号IC修真院)z51ednc

责编:Demiz51ednc

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